[发明专利]具有低速SerDes接口的发送器、接收器及其电路设计方法

说明书

本发明提供一种具有低速SerDes接口的发送器、接收器及其电路设计方法。该发送器包括SerDes模拟电路和SerDes数字电路，SerDes数字电路包括：四分频模块，用于将SerDes模拟电路产生的SerDes并行数据发送时钟tx_clk_20t进行四分频产生控制器的并行数据发送时钟pma_tx_clk输入至协议控制器；异步FIFO模块，用于对来自协议控制器的数据进行跨异步读取；tx_data_repeat_gen模块，用于将异步FIFO模块读取的一个位宽为40bit的数据rd_data_40中的每一bit均重复发送一次，得到一个位宽为80bit的数据tx_data_80；位宽转换模块，用于对tx_data_repeat_gen模块输出的数据tx_data_80进行80bit到20bit的位宽转换；SerDes模拟电路，用于对位宽转换模块输出的数据进行并串转换处理，并通过其高速差分串行通道线TX_P/TX_N将数据发送出去；以及产生SerDes并行数据发送时钟tx_clk_20t。

技术领域

本发明涉及SerDes技术领域，尤其涉及一种具有低速SerDes接口的发送器、接收器及其电路设计方法。

背景技术

随着科学技术的不断发展，在电子通信领域，传输数据的技术不断提高，传输的速率也不断的加快。SerDes (Serializer/Deserializer，串行器/解串器)技术是高速串行数据传输领域的一个重大发明。SerDes这个名字的由来，是由串行器（Serlializer）和解串器（Deserializer）这两个单词组合而来的。SerDes是典型的数模混合系统，目前SerDes中主要采用自同步的方式，即接口传送的数据中包含了时钟的信息，通过接收端（Rx）的时钟数据恢复（Clock Data Recovery，CDR）电路完成对接收数据的时钟抽取和数据再采样，最终恢复出正确的数据。SerDes其实就是一种串并/并串转换设备，通常在发送的过程中将低速的并行数据转换为高速的串行数据发送出去，而在接收的过程中将高速的串行数据转换回低速的并行数据。最大程度的利用串行数据传输快的特点，而将数据传输的速率提高到Gbps 的量级。

随着集成电路设计和芯片制造工艺的快速发展，通信设备的芯片中用于高速数据传输的SerDes接口速率快速提高并可以兼容多种通信传输协议，目前各大IC制造厂商通用的SerDes接口芯片一般可以支持RapidIO 3.2，PCIe 4.0（peripheral componentinterconnect express，高速串行计算机扩展总线标准），16G/8G/4G/2G FC（FibreChannel，光纤总线），1000Base-X（光纤吉比特以太网)，10GBase-KR（背板以太网接口标准）等协议。由于历史原因，目前交换芯片通信网络中仍然存在大量低速率的通信接口，典型的低速通信接口为1G FC协议的1.0625Gbps和1G SRIO协议的1.25Gbps。由于现有的高速SerDes接口IP为了支持更高速率信号而提高了锁相环中心频率，现有的高速SerDes接口IP的模拟电路部分已经无法提供1.0625Gbps和1.25Gbps所需的采样时钟。

为了兼容交换芯片网络中1G FC协议的1.0625Gbps SerDes或者1G SRIO协议的1.25Gbps接口IP，继续采用过去的低速工艺和低速接口IP设计1.0625Gbps/1.25GbpsSerDes芯片，将导致整个芯片低速和高功耗的缺陷。在现有的制造工艺下重新研究开发1.0625Gbps/1.25Gbps SerDes接口IP，或者将旧的1.0625Gbps/1.25Gbps SerDes接口IP移植到新的制造工艺上，其研究开发的代价很大，存在适配新技术的风险，而且旧的SerDes接口IP的需求量不大，导致成本较高，经济效益差。

发明内容

针对在现有的制造工艺下重新研究开发1.0625Gbps SerDes接口IP，或者将旧的1.0625Gbps SerDes接口IP移植到新的制造工艺上所存在的成本高、适配新技术风险大的问题，本发明提供一种具有低速SerDes接口的发送器、接收器及其电路设计方法。