[发明专利]一种并行数据转串行数据的转换电路的设计方法

摘要

本申请公开了一种并行数据转串行数据的转换接口电路，适用于异步电路的设计方法，减少了控制信号的数量以降低时序设计的难度，在相同转换速度下减少了使用器件的数量，使得电路的功耗更低。本申请实施例提供的一种并行数据转串行数据的转换接口电路包括：时钟信号降频模块，开关控制信号模块以及开关模块；时钟信号降频模块用于：对输入的时钟信号进行降低频率为原来一半后输出；开关控制信号模块具有与开关模块的每个开关控制端一一对应耦接的多个输出端；开关控制信号模块用于：根据复位信号分割时钟信号降频模块输出的时钟信号，产生多个开关脉冲信号分别输出至耦接的各所述开关模块中的各开关。开关模块用于根据所述开关控制信号模块产生的开关控制信号，对输入的并行数据信号中的数据信号进行串行化然后输出。所述开关模块中，传输门的数量等同于所需并行传输的数据位数。