[发明专利]AXI2WB总线桥实现方法、装置、设备及存储介质在审
| 申请号： | 201910168109.9 | 申请日： | 2019-03-06 |
| 公开（公告）号： | CN109828941A | 公开（公告）日： | 2019-05-31 |
| 发明（设计）人： | 于锦辉 | 申请（专利权）人： | 苏州浪潮智能科技有限公司 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40;H04L29/06 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 罗满 |
| 地址： | 215100 江苏省苏州市吴*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种AXI2WB总线桥实现方法，包括：锁存AXI写地址通道信号和AXI写数据通道信号；根据AXI写数据的位宽与WB写数据的位宽的倍率，确定当前AXI写数据需要的WB传输次数；针对每一次WB写操作，将AXI写地址转换为该次WB写操作的WB写地址，将AXI写数据转换为该次WB写操作的WB写数据，并基于WB写地址和WB写数据，执行该次WB写操作；直至WB写操作次数达到AXI写数据需要的WB传输次数。应用本发明实施例所提供的技术方案，可以实现适用于FPGA内部的高速无缓存AXI2WB总线桥设计。本发明还公开了一种AXI2WB总线桥实现装置、设备及存储介质，具有相应技术效果。 | ||
| 搜索关键词： | 写数据 写操作 写地址 总线桥 存储介质 通道信号 位宽 缓存 传输 技术效果 实现装置 转换 锁存 应用 | ||
【主权项】：
1.一种AXI2WB总线桥实现方法，其特征在于，包括：在监听到AXI写地址通道信号有效时，将AXI写地址做对齐处理，并锁存AXI写地址通道信号；在监听到AXI写数据通道信号有效时，锁存AXI写数据通道信号；根据AXI写数据的位宽与WB写数据的位宽的倍率，确定当前AXI写数据需要的WB传输次数；针对每一次WB写操作，根据所述AXI写地址通道信号，将AXI写地址转换为该次WB写操作的WB写地址，根据所述AXI写数据通道信号，将所述AXI写数据转换为该次WB写操作的WB写数据，并基于所述WB写地址和所述WB写数据，执行该次WB写操作；直至WB写操作次数达到所述AXI写数据需要的WB传输次数。
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