[发明专利]一种LOD应力效应SPICE建模的方法有效
| 申请号： | 201811458514.6 | 申请日： | 2018-11-30 |
| 公开（公告）号： | CN109376483B | 公开（公告）日： | 2023-04-28 |
| 发明（设计）人： | 顾经纶 | 申请（专利权）人： | 上海华力微电子有限公司 |
| 主分类号： | G06F30/367 | 分类号： | G06F30/367 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 智云 |
| 地址： | 201203 上海市浦*** | 国省代码： | 上海;31 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供了一种LOD应力效应SPICE建模的方法，该方法包括：根据建模MOS器件的SA和/或SB值，确定取平值k，把目标MOS器件的饱和源漏电流做平，即能够将SA值最小的几颗建模MOS器件模型值使用某个固定数值。对于LOD应力效应和/或LOD应力效应以外的工艺因素导致的MOS器件饱和源漏电流降低，实测数据有时超出正常范围的情形，本发明所提供的一种LOD应力效应SPICE建模的方法，可以避免将LOD应力效应模型做的过大，进一步的，本发明所提供的一种LOD应力效应SPICE建模的方法，可以应用在使用BSIM4模型进行LOD应力效应建模的所有技术节点，比如28nm，40nm，55nm或关键尺寸大于55nm的技术节点。 | ||
| 搜索关键词： | 一种 lod 应力 效应 spice 建模 方法 | ||
【主权项】：
1.一种LOD应力效应的SPICE建模方法，其特征在于，包括：根据建模MOS器件的SA和/或SB值，确定取平值k，把目标MOS器件的饱和源漏电流做平；其中，所述建模MOS器件的最大值大于所述取平值k，所述最大值为所有所述建模MOS器件中的SA和/或SB中的最大值；所述目标MOS器件为所述建模MOS器件的子集，所述目标MOS器件的SA和/或SB值小于所述取平值k。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于上海华力微电子有限公司，未经上海华力微电子有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201811458514.6/，转载请声明来源钻瓜专利网。
