[发明专利]一种LOD应力效应SPICE建模的方法

说明书

本发明提供了一种LOD应力效应SPICE建模的方法，该方法包括：根据建模MOS器件的SA和/或SB值，确定取平值k，把目标MOS器件的饱和源漏电流做平，即能够将SA值最小的几颗建模MOS器件模型值使用某个固定数值。对于LOD应力效应和/或LOD应力效应以外的工艺因素导致的MOS器件饱和源漏电流降低，实测数据有时超出正常范围的情形，本发明所提供的一种LOD应力效应SPICE建模的方法，可以避免将LOD应力效应模型做的过大，进一步的，本发明所提供的一种LOD应力效应SPICE建模的方法，可以应用在使用BSIM4模型进行LOD应力效应建模的所有技术节点，比如28nm，40nm，55nm或关键尺寸大于55nm的技术节点。

技术领域

本发明涉及半导体技术领域，尤其涉及一种LOD应力效应SPICE建模的方法。

背景技术

如今浅沟槽隔离(Shallow Trench Isolation，STI)已经取代局部硅氧化隔离工艺，成为集成电路制造中主流的隔离技术。但是随着MOSFET器件的尺寸缩比到90nm以下，STI产生的机械应力对器件性能的影响越来越严重，已经到了不能忽略的程度。相关的研究表明受STI应力的影响，器件的载流子迁移率，杂质扩散系数和载流子有效质量等物理参数发生了一系列的变化，因此器件电学参数，如阈值电压，饱和源漏电流和跨导也随之改变。

如附图1所示，为MOS器件测试LOD应力效应的测试结构版图示意图，其中，LOD是Length of Diffusion的缩写，是MOS晶体管在沟道延长线方向上栅极1与STI间距变化导致的器件电学特性变化效应。STI槽中填充的隔离介质与硅的热膨胀系数不同，STI制造过程中，填充的隔离介质的容积会发生较大程度的膨胀，会在隔离介质与硅的界面处会产生机械应力，挤压比邻的MOS器件，使电参数发生和应力相关联的漂移。

LOD应力效应主要影响器件的饱和源漏电流(Idsat)和阈值电压(Vth)。该效应可以通过以下两个版图(Layout)参数来描述：SA和SB，如附图1所示，SA是MOS管栅极1到源端2AA(Active Area，有源区)边缘的间距，SB是MOS管栅极1到漏端3AA(Active Area，有源区)边缘的间距。

由于STI挤压MOS器件沟道带来的双轴应力增加了空穴的迁移率，减小了电子的迁移率，故随着SA和SB的减小，PMOS的源漏电流增加，而NMOS的漏源电流减小，且SA、SB越小，效应越明显，如附图2所示，为MOS器件SA或SB的缩小对NMOS或PMOS器件的载流子迁移率的影响示意图。

如附图3所示，为MOS器件SA或SB的缩小对沿着MOS器件沟道方向的压应力影响示意图，从图中可以看出，当SA和SB缩小的时候，沟道压应力明显增加。需要说明的是，由于MOS器件的结构是对称的，SA和SB的变化是同步的。

目前，无论从理论还是从生产实践的情况来看，SA和SB减小会增大PMOS中空穴沿着沟道方向的迁移率，或者减小NMOS中电子沿着沟道方向的迁移率；SA和SB增大会减小PMOS中空穴沿着沟道方向的迁移率，或者增大NMOS中电子沿着沟道方向的迁移率。

如附图4和附图5所示，为一般工艺条件下MOS器件SA变化对饱和源漏电流的影响示意图，从图中可以看出，5V NMOS和5V PMOS器件的饱和源漏电流的正常的LOD应力效应实测数据大约在1％到3％之间，即SA最小的MOS器件饱和源漏电流相对于SA最大的MOS器件饱和源漏电流减小的相对比例，并不是很大。