[发明专利]一种基于TDPL逻辑的译码器

摘要

本发明公开了一种基于TDPL逻辑的译码器，包括两个译码单元、十六个工作逻辑分别为三相双轨预充逻辑的第一与非门、第一缓冲器、第二缓冲器和第三缓冲器，译码器在一个周期内实现一次求值运算，且一个周期内分为三个阶段，当放电控制信号和预充控制信号进入低电平时，译码器进入预充阶段；当求值信号由低电平变为高电平时，译码器实现求值运算，实现电路的功能，当放电控制信号由低电平变为高电平时，译码器进入放电状态，为下一次的求值运算做好准备；优点是防御逆向工程攻击的同时具有抗DPA攻击的特性，功耗较低。

主权项

1.一种基于TDPL逻辑的译码器，其特征在于包括两个译码单元、十六个工作逻辑分别为三相双轨预充逻辑的第一与非门、第一缓冲器、第二缓冲器和第三缓冲器；每个所述的译码单元分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、第一输出端、第一反相输出端、第二输出端、第二反相输出端、第三输出端、第三反相输出端、第四输出端、第四反相输出端、预充控制端、放电控制端和求值控制端；每个所述的第一与非门分别具有第一输入端、第一反相输入端、第二输入端、第二反相输入端、输出端、反相输出端、预充控制端、放电控制端和求值控制端；将两个所述的译码单元分别称为第一译码单元和第二译码单元，所述的第一译码单元的预充控制端、所述的第二译码单元的预充控制端和所述的第一缓冲器的输入端连接且其连接端为所述的译码器的预充控制端，用于接入预充控制信号，所述的第一译码单元的放电控制端、所述的第二译码单元的放电控制端和所述的第二缓冲器的输入端连接且其连接端为所述的译码器的放电控制端，用于接入放电控制信号，所述的第一译码单元的求值控制端、所述的第二译码单元的求值控制端和所述的第三缓冲器的输入端连接且其连接端为所述的译码器的求值控制端，用于接入求值控制信号，所述的第一缓冲器的输出端和十六个所述的第一与非门的预充控制端连接，所述的第二缓冲器的输出端和十六个所述的第一与非门的放电控制端连接，所述的第三缓冲器的输出端和十六个所述的第一与非门的求值控制端连接，第1个所述的第一与非门的第一输入端、第5个所述的第一与非门的第一输入端、第9个所述的第一与非门的第一输入端、第13个所述的第一与非门的第一输入端和所述的第一译码单元的第一输出端连接，第1个所述的第一与非门的第一反相输入端、第5个所述的第一与非门的第一反相输入端、第9个所述的第一与非门的第一反相输入端、第13个所述的第一与非门的第一反相输入端和所述的第一译码单元的第一反相输出端连接，第2个所述的第一与非门的第一输入端、第6个所述的第一与非门的第一输入端、第10个所述的第一与非门的第一输入端、第14个所述的第一与非门的第一输入端和所述的第一译码单元的第二输出端连接，第2个所述的第一与非门的第一反相输入端、第6个所述的第一与非门的第一反相输入端、第10个所述的第一与非门的第一反相输入端、第14个所述的第一与非门的第一反相输入端和所述的第一译码单元的第二反相输出端连接，第3个所述的第一与非门的第一输入端、第7个所述的第一与非门的第一输入端、第11个所述的第一与非门的第一输入端、第15个所述的第一与非门的第一输入端和所述的第一译码单元的第三输出端连接，第3个所述的第一与非门的第一反相输入端、第7个所述的第一与非门的第一反相输入端、第11个所述的第一与非门的第一反相输入端、第15个所述的第一与非门的第一反相输入端和所述的第一译码单元的第三反相输出端连接，第4个所述的第一与非门的第一输入端、第8个所述的第一与非门的第一输入端、第12个所述的第一与非门的第一输入端、第16个所述的第一与非门的第一输入端和所述的第一译码单元的第四输出端连接，第4个所述的第一与非门的第一反相输入端、第8个所述的第一与非门的第一反相输入端、第12个所述的第一与非门的第一反相输入端、第16个所述的第一与非门的第一反相输入端和所述的第一译码单元的第四反相输出端连接，第1个所述的第一与非门的第二输入端、第2个所述的第一与非门的第二输入端、第3个所述的第一与非门的第二输入端、第4个所述的第一与非门的第二输入端和所述的第二译码单元的第一输出端连接，第1个所述的第一与非门的第二反相输入端、第2个所述的第一与非门的第二反相输入端、第3个所述的第一与非门的第二反相输入端、第4个所述的第一与非门的第二反相输入端和所述的第二译码单元的第一反相输出端连接，第5个所述的第一与非门的第二输入端、第6个所述的第一与非门的第二输入端、第7个所述的第一与非门的第二输入端、第8个所述的第一与非门的第二输入端和所述的第二译码单元的第二输出端连接，第5个所述的第一与非门的第二反相输入端、第6个所述的第一与非门的第二反相输入端、第7个所述的第一与非门的第二反相输入端、第8个所述的第一与非门的第二反相输入端和所述的第二译码单元的第二反相输出端连接，第9个所述的第一与非门的第二输入端、第10个所述的第一与非门的第二输入端、第11个所述的第一与非门的第二输入端、第12个所述的第一与非门的第二输入端和所述的第二译码单元的第三输出端连接，第9个所述的第一与非门的第二反相输入端、第10个所述的第一与非门的第二反相输入端、第11个所述的第一与非门的第二反相输入端、第12个所述的第一与非门的第二反相输入端和所述的第二译码单元的第三反相输出端连接，第13个所述的第一与非门的第二输入端、第14个所述的第一与非门的第二输入端、第15个所述的第一与非门的第二输入端、第16个所述的第一与非门的第二输入端和所述的第二译码单元的第四输出端连接，第13个所述的第一与非门的第二反相输入端、第14个所述的第一与非门的第二反相输入端、第15个所述的第一与非门的第二反相输入端、第16个所述的第一与非门的第二反相输入端和所述的第二译码单元的第四反相输出端连接，所述的第一译码单元的第一输入端为所述的译码器的第一输入端，所述的第一译码单元的第一反相输入端为所述的译码器的第一反相输入端，所述的第一译码单元的第二输入端为所述的译码器的第二输入端，所述的第一译码单元的第二反相输入端为所述的译码器的第二反相输入端，所述的第二译码单元的第一输入端为所述的译码器的第三输入端，所述的第二译码单元的第一反相输入端为所述的译码器的第三反相输入端，所述的第二译码单元的第二输入端为所述的译码器的第四输入端，所述的第二译码单元的第二反相输入端为所述的译码器的第四反相输入端，第j个所述的第一与非门的输出端为所述的译码器的第j个输出端，第j个所述的第一与非门的反相输出端为所述的译码器的第j个反相输出端，j＝1,2，…，16。