[发明专利]具有延时分布优化的存储器系统及其操作方法有效
| 申请号： | 201810258523.4 | 申请日： | 2018-03-27 |
| 公开（公告）号： | CN108958924B | 公开（公告）日： | 2022-02-11 |
| 发明（设计）人： | 陈永泽;安成俊;申胜元 | 申请（专利权）人： | 爱思开海力士有限公司 |
| 主分类号： | G06F9/50 | 分类号： | G06F9/50;G06F9/48 |
| 代理公司： | 北京路浩知识产权代理有限公司 11002 | 代理人： | 张晶;赵爱玲 |
| 地址： | 韩国*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明提供一种存储器系统及其操作方法，其包括：至少一个CPU，CPU包括多个CPU内核，其中多个CPU内核包括保留CPU内核和主机CPU内核；至少一个PCIe链路，PCIe链路与CPU联接，其中PCIe链路包括至少一个PCIe交换模块和多个存储器装置；以及多个存储器装置，多个存储器装置通过各自的工作负载线程和中断处理程序与主机CPU内核联接，其中主机CPU内核中的每一个的工作负载线程和中断处理程序被优化，为优化的工作负载线程和中断处理程序隔离主机CPU内核，并且在联接到工作负载线程和中断处理程序的主机CPU内核处执行工作负载线程和中断处理程序。 | ||
| 搜索关键词： | 具有 延时 分布 优化 存储器 系统 及其 操作方法 | ||
【主权项】：
1.一种存储器系统，其包括：至少一个CPU，所述CPU包括多个CPU内核，其中所述多个CPU内核包括保留CPU内核和主机CPU内核；至少一个PCIe链路，所述PCIe链路与所述CPU联接，其中所述PCIe链路包括至少一个PCIe交换模块和多个存储器装置；以及所述多个存储器装置，所述多个存储器装置通过各自的工作负载线程和中断处理程序与所述主机CPU内核联接，其中所述主机CPU内核中的每一个的工作负载线程和中断处理程序被优化，为优化的工作负载线程和中断处理程序隔离所述主机CPU内核，并且在联接到其的所述主机CPU内核处执行所述工作负载线程和中断处理程序。
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