[实用新型]一种防止单点失效的双冗余译码驱动电路结构

摘要

本实用新型一种防止单点失效的双冗余译码驱动电路结构，包括第一PMOS晶体管的衬底与源极相连并连接电源电压，漏极与第二PMOS晶体管源极和衬底相连，栅极与第三分压多晶电阻一端相连；第二PMOS晶体管漏极与输出多晶电阻一端相连并与第四PMOS晶体管漏极相连，栅极与第一分压多晶电阻一端相连；第三PMOS晶体管衬底与源极相连并接电源电压，漏极与第四PMOS晶体管源极和衬底相连，栅极与第四分压多晶电阻一端相连；第四PMOS晶体管漏极经输出多晶电阻接地，栅极与第二分压多晶电阻一端相连；第一分压多晶电阻另一端和第二分压多晶电阻另一端相连，并与译码器B输出端相连；第三分压多晶电阻另一端和第四分压多晶电阻另一端相连，并与译码器A输出端相连。

主权项

一种防止单点失效的双冗余译码驱动电路结构，其特征在于，包括四个双冗余输出驱动PMOS晶体管和四个VDD分压多晶电阻，以及一个输出多晶电阻Ro；第一PMOS晶体管Mp1的衬底与源极相连并连接电源电压VDD，漏极与第二PMOS晶体管Mp2源极和衬底相连，栅极与第三分压多晶电阻R3一端相连；第二PMOS晶体管Mp2漏极与输出多晶电阻Ro一端相连并与第四PMOS晶体管Mp4漏极相连，栅极与第一分压多晶电阻R1一端相连；第三PMOS晶体管Mp3衬底与源极相连并接电源电压VDD，漏极与第四PMOS晶体管Mp4源极和衬底相连，栅极与第四分压多晶电阻R4一端相连；第四PMOS晶体管Mp4漏极与输出多晶电阻Ro一端相连，栅极与第二分压多晶电阻R2一端相连；第一分压多晶电阻R1另一端和第二分压多晶电阻R2另一端相连，并与一个4线‑16线译码器B输出端YBi相连；第三分压多晶电阻R3另一端和第四分压多晶电阻R4另一端相连，并与一个4线‑16线译码器A输出端YAi相连；输出多晶电阻Ro的另一端接地。