[实用新型]一种基于JESD204B的高速DAC有效
| 申请号： | 201720151430.2 | 申请日： | 2017-02-20 |
| 公开（公告）号： | CN206441156U | 公开（公告）日： | 2017-08-25 |
| 发明（设计）人： | 邓方科;陈晓红 | 申请（专利权）人： | 四川鸿创电子科技有限公司 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40;G06F13/42;H03M1/66 |
| 代理公司： | 成都弘毅天承知识产权代理有限公司51230 | 代理人： | 杨保刚,王正楠 |
| 地址： | 610011 四川省成都市高新*** | 国省代码： | 四川;51 |
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| 摘要： | 本实用新型公开了一种基于JESD204B的高速DAC,包括时钟网络通道和与时钟网络通道连接的DAC芯片；时钟网络通道包括依次连接的时钟信号发生模块，锁相环模块，分频模块，信号发射模块；采用高速串行协议JESD204B，克服了传统串行DAC速度慢和并行DAC数据线多布局麻烦的问题，只需要最低1组JESD204B接口就能工作，最高DAC更新速率达到12GSPS，输出频率达到7.5GHz。DAC芯片内更有集成的内部NCO和滤波器，可以完成插值变频功能。 | ||
| 搜索关键词： | 一种 基于 jesd204b 高速 dac | ||
【主权项】：
一种基于JESD204B的高速DAC,其特征在于，包括时钟网络通道和与时钟网络通道连接的DAC芯片；时钟网络通道包括依次连接的时钟信号发生模块(1)，锁相环模块(2)，分频模块(3)，信号发射模块(4)；时钟信号发生模块(1)发射时钟信号；锁相环模块(2)接收并将时钟发生模块(1)发射时钟信号进行宽带频率合成；分频模块(3)将锁相环模块合成的宽带频率信号分频到特定值；信号发射模块(4)再将接收到的分频模块(3)分频的特定值产生的SYSREF信号和DAC芯片工作所需的特定工作时钟信号；DAC芯片接收SYSREF信号和DAC芯片工作所需的特定工作时钟信号，并将SYSREF信号和特定工作时钟信号转化成模拟信号处理，同时DAC芯片对DAC芯片内部NCO产生的波形进行滤波处理再进行转化成模拟信号。
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