[发明专利]一种同步串口总线接收端抗干扰设计方法有效
| 申请号： | 201711242957.7 | 申请日： | 2017-11-30 |
| 公开（公告）号： | CN108132906B | 公开（公告）日： | 2020-02-14 |
| 发明（设计）人： | 邢炜;张攀;刘洋;王延光;李阳;王登峰 | 申请（专利权）人： | 西安空间无线电技术研究所 |
| 主分类号： | G06F13/42 | 分类号： | G06F13/42 |
| 代理公司： | 11009 中国航天科技专利中心 | 代理人： | 任林冲 |
| 地址： | 710100*** | 国省代码： | 陕西;61 |
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| 摘要： | 本发明公开了一种同步串口总线接收端抗干扰设计方法，在总线拓扑结构不规范、同步串口总线时钟速度较低的情况下，不改变标准硬件接收电路，在FPGA芯片内对同步串口信号采用使能控制、统一时钟、时分采样和三模判决进行处理，提高了信号接收的正确性和可靠性；对外围的RS422/RS485标准同步串口总线拓扑结构约束宽松，总线上的每一条分支长度没有严格限制；本发明抗脉冲干扰能力强，可以滤除总线上的偶发毛刺。 | ||
| 搜索关键词： | 同步串口 总线 总线拓扑结构 抗干扰设计 接收端 毛刺 抗脉冲干扰 标准硬件 接收电路 信号采用 信号接收 总线时钟 能力强 采样 滤除 三模 使能 判决 统一 | ||
【主权项】：
1.一种同步串口总线接收端抗干扰设计方法，其特征在于，具体步骤如下：/n(1)将原始的同步串口总线的同步时钟、同步使能、同步数据的输入信号经转换输入给FPGA芯片，设定FPGA输入参考时钟f
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