[发明专利]基于FPGA实现DDR接口自动化读写测试的装置及方法

摘要

本发明公开了一种基于FPGA实现DDR接口自动化读写测试的装置及方法，方法包括：将CPU下发的读/写配置文件转换为DMA指令，并依次切割为多个读/写指令；将指令转换为与DDR控制器用户接口适配的读/写操作，写数据格式采用与DDR控制器用户接口的内存地址相匹配的自定义格式；对已写入数据的接口进行读取操作后的回读数据进行检测，若回读数据与写入数据不一致则记录读取错误的累计次数；在测试结束后，将读取错误的累计次数、起始和结束时间戳上报CPU；根据起始和结束时间戳计算测试时长，根据测试时长与自动化测试长度计算出读/写速率。本发明可以快速高效地完成大容量器件的读测试，极大地提高了读写速率测试值的准确性。

主权项

一种基于FPGA实现DDR接口自动化读写测试的装置，其特征在于，包括：配置下发模块，将CPU下发的读/写配置文件转换为DMA指令并发送；DMA控制器，接收配置下发模块下发的DMA指令，将DMA指令依次切割为多个读/写指令并发送；读写命令生成模块，将DMA控制器下发的读/写指令转换为与DDR控制器用户接口适配的读操作或写操作，写数据的格式采用与DDR控制器用户接口的内存地址相匹配的自定义格式；读数据校验模块，对已写入数据的DDR控制器用户接口进行读取操作后的回读数据进行检测，若回读数据与写入数据不一致则发送读取错误的消息；计时器，记录自动化读/写测试的起始时间戳和结束时间戳，在自动化测试结束后发送；测试数据上报模块，接收读数据校验模块发送的读取错误的消息并记录读取错误的累计次数；接收计时器发送的起始时间戳和结束时间戳；在自动化读/写测试结束后将上述测试数据上报至CPU；CPU根据测试数据上报模块发送的起始时间戳和结束时间戳计算自动化读/写测试的时长，并根据自动化读/写测试的时长与读/写配置文件中的自动化测试长度计算出读/写速率。