[发明专利]基于FPGA实现DDR接口自动化读写测试的装置及方法

说明书

本发明公开了一种基于FPGA实现DDR接口自动化读写测试的装置及方法，方法包括：将CPU下发的读/写配置文件转换为DMA指令，并依次切割为多个读/写指令；将指令转换为与DDR控制器用户接口适配的读/写操作，写数据格式采用与DDR控制器用户接口的内存地址相匹配的自定义格式；对已写入数据的接口进行读取操作后的回读数据进行检测，若回读数据与写入数据不一致则记录读取错误的累计次数；在测试结束后，将读取错误的累计次数、起始和结束时间戳上报CPU；根据起始和结束时间戳计算测试时长，根据测试时长与自动化测试长度计算出读/写速率。本发明可以快速高效地完成大容量器件的读测试，极大地提高了读写速率测试值的准确性。

技术领域

本发明涉及数据通信领域，具体涉及基于FPGA(Field Programmable GateArray，现场可编程门阵列)的DDR(Dual Data Rate，双倍速率同步动态随机存储器)实现自动化读写测试的装置及方法。

背景技术

DDR由JEDEC(电子设备工程联合委员会)于2004年发布，经历了DDR、DDR2、DDR3、DDR4的发展，DDR因其具有成本低廉、容量大和高速等优点而被广泛应用于存储需求高的数据通信领域。

DDR系统通常由DDR控制器和DDR存储器组成，DDR控制器根据用户的请求，按照DDR规范中定义的时序向DDR存储器发起初始化、读或写等指令。DDR存储器用于对数据进行存储和对DDR控制器的指令进行响应。

对于DDR控制器用户接口的测试主要分为正确性和有效速率两部分，正确性要求结果准确，有效速率测量要求快速遍历DDR器件的每一个地址。在一般的基于FPGA的DDR控制器设计中，采用CPU执行读写命令的方式测试DDR控制器用户接口，存在测试周期长和测试数据不准确的缺陷。

发明内容

本发明所要解决的技术问题是在现有的基于FPGA的DDR控制器设计中，采用CPU执行读写命令的方式测试DDR控制器用户接口，存在测试周期长和测试数据不准确的缺陷。

为了解决上述技术问题，本发明所采用的技术方案是提供一种基于FPGA实现DDR接口自动化读写测试的装置，包括：

配置下发模块，将CPU下发的读/写配置文件转换为DMA指令并发送；

DMA控制器，接收配置下发模块下发的DMA指令，将DMA指令依次切割为多个读/写指令并发送；

读写命令生成模块，将DMA控制器下发的读/写指令转换为与DDR控制器接口适配的读操作或写操作，写数据的格式采用与DDR控制器接口的内存地址相匹配的自定义格式；

读数据校验模块，对已写入数据的DDR控制器接口进行读取操作后的回读数据进行检测，若回读数据与写入数据不一致则发送读取错误的消息；

计时器，记录自动化读/写测试的起始时间戳和结束时间戳，在自动化测试结束后发送；

测试数据上报模块，接收读数据校验模块发送的读取错误的消息并记录读取错误的累计次数；接收计时器发送的起始时间戳和结束时间戳；在自动化读/写测试结束后将上述测试数据上报至CPU；

CPU根据测试数据上报模块发送的起始时间戳和结束时间戳计算自动化读/写测试的时长，并根据自动化读/写测试的时长与读/写配置文件中的自动化测试长度计算出读/写速率。

在上述技术方案中，所述读/写配置文件中包括自动化测试模式，所述自动化测试模式为突发模式。

在上述技术方案中，所述配置下发模块设置一组公共配置寄存器，将所述公共配置寄存器引出的信号线与到每一个所述DDR控制器接口，向每一个所述DDR控制器接口独立发起自动化读/写测试或向多个所述DDR控制器用户接口同时发起自动化读/写测试。