[发明专利]一种基于滑动窗口时间扩展高精度驯钟方法

摘要

本发明基于滑动窗口时间扩展高精度驯钟方法，设时间扩展窗口大小为N，参考时钟频率f0为FPGA工作时钟，以1PPS信号上升沿为基准，在FPGA中生成周期性的时隙计数器TSC，计数值从0累加到N‑1，然后循环；每个时隙关联一个64位计数器，在每一个f0的上升沿累加1，从本帧时隙开始计数，到下帧相应时隙开始结束计数；MCU每秒取出相应时隙的计数值并存入到队列中，队列首元素去除，新数据从尾部加入，窗口下滑；利用最小二乘法做数值滤波并获得中间均值，计算得到卫星模块与本地时钟频率差；在FPGA中设计数字DDS电路，根据MCU给出的频差值，生成准确的频率相位数据送入数模转换DA，最终生成驯服频率f1。

主权项

1.一种基于滑动窗口时间扩展高精度驯钟方法，整个本地时钟驯服子系统是由卫星接收模块、本地时钟、FPGA、MCU+Memory、数模转换DA+滤波组成，本地时钟提供参考时钟频率信号为f0，最终驯服输出时钟频率信号为f1，设时间扩展窗口大小为N，其特征在于：参考时钟频率信号f0为FPGA工作主时钟，以1PPS信号上升沿为基准，在FPGA中生成周期性的时隙计数器TSC，计数值从0累加到N‑1，然后循环；每个时隙都关联一个64位计数器，它们在f0的上升沿累加1；时隙0计数器C64TS0在时隙0开始时开始计数，到下一时隙0结束计数，周而复始；时隙1计数器C64TS1在时隙1开始计数，在下一个时隙1结束计数，周而复始；其它时隙计数器工作以此类推；MCU每秒取出相应时隙的计数值，存入到队列中，队列首元素去除，新数据从尾部加入，窗口下滑1个；对队列窗口中的所有数值利用最小二乘法获得中间均值，这个均值就是测量得到的频差数据；计算得到卫星接收模块与本地时钟频率差；在FPGA中设计数字DDS电路，根据MCU给出的频差值，生成准确的频率相位数据，这个数据送入数模转换DA，经过滤波最终生成驯服输出时钟频率信号f1。