[发明专利]一种改进的基于FPGA的多通相关处理实现方法

摘要

一种改进的基于FPGA的多通相关处理实现方法，首先对待相关处理信号进行正交变换、同或运算，得到同或结果数据后将分别使用二进制加法器得到加法器输出数据，然后令计数器循环计数，将加法器输出数据、RAM块中数据作为累加器输入，得到累加结果数据并作为新的RAM块中数据，最后当计数等于积分时间时，将累加器的计算结果作为多通道相关处理结果输出。本发明方法通过对相关数据进行1bit加法运算、二进制加法器分组，与现有技术相比，在简化了FPGA运算逻辑的同时，还减少了FPGA中逻辑资源的占用率，在输入信号路数较多时，可明显提高FPGA的处理效率，具有较好的适用价值。

主权项

1.一种改进的基于FPGA的多通相关处理实现方法，其特征在于包括如下步骤：(1)采集需要进行相关处理的N路信号后进行正交变换得到2N路数据，对得到的2N路数据进行1bit量化，进而得到2N路宽度为1bit的量化数据，再对2N路宽度为1bit的量化数据中的任意两路数据进行同或运算，得到路宽度为1bit的同或结果数据；(2)将第i路同或结果数据分别作为第i个二进制加法器的输入数据和进位，得到个宽度为4bit的二进制加法器输出数据，其中，(3)对个二进制加法器进行分组得到组二进制加法器，然后对每组中二进制加法器进行编号，记为0，1，2，3…15，为每组二进制加法器分别开辟一个深度为16bit的RAM块，将第j组加法器及对应的第j个RAM块作为一个最小计算单元，其中，(4)获取一个计数器并令计数器循环计数，将计数器的计数k分别作为个RAM块的读地址，控制个RAM块的地址k存放的数据在第k+1个时钟周期分别出现在对应RAM块的输出数据端口上，其中，计数器每个循环包括16个周期，计算器的计数k＝0，1，2，3…15，地址15存放的数据在下轮循环中的第0周期出现在RAM块的输出数据端口，地址k代表RAM块的k+1层；(5)当计数器的计数为k时，读取第j组最小计算单元中的第k‑1个二进制加法器的输出数据，并记为DATA(j)，然后清零组最小计算单元中被读取的二进制加法器，其中，当计算器的值为0时，读取上轮循环中第j组最小计算单元中第15个二进制加法器的输出数据，当计数器的值为1时，读取上轮循环中第j组最小计算单元中第0个二进制加法器输出数据；(6)设计个累加器，将步骤(4)中第j组最小计算单元中RAM块的输出数据端口上的输出数据、步骤(5)中DATA(j)作为第j个累加器的输入，得到个累加结果数据，其中，最小计算单元中RAM块的初始值为0；(7)当计数器的计数为k时，将DATA(j)写入到第j组最小计算单元中RAM块的地址k‑2，其中，当计数器的的计数为0时，将上轮循环中DATA(j)写入到第j组最小计算单元中RAM块的地址14，当计数器的值为1时，将上轮循环中DATA(j)写入到第j组最小计算单元中RAM块的地址15；(8)令计数器循环计数，当计数器的计数时间等于积分时间时，将累加器的计算结果作为多通道相关处理结果输出，并将组最小计算单元中RAM的清零。