[发明专利]一种结构精简的快速时钟拉伸电路

摘要

本发明公开了一种结构精简的快速时钟拉伸电路，该电路由相位时钟生成模块，时钟同步选择模块以及控制模块组成。相位时钟模块通过延时单元链获得有不同相位的相位时钟，控制模块根据外部拉伸使能信号以及可配的拉伸尺度信号，产生控制信号，并对该控制信号进行同步处理，以最终选择目标拉伸时钟，实现在一个周期内完成对系统时钟的快速准确拉伸。本发明电路结构精简，电路实现简单，不需要复杂的门器件，面积和功耗代价较小，用一定的精度代价换取了面积代价，尤其适合基于在线时序监测的自适应电压频率调整电路使用。

主权项

1.一种结构精简的快速时钟拉伸电路，其特征在于包括：相位时钟生成模块，利用系统时钟产生N个具有不同相位的相位时钟，N为大于1的整数；控制模块，在时钟拉伸使能信号和时钟拉伸尺度信号的作用下生成控制信号；时钟同步选择模块，响应所述控制信号，从系统时钟及N个相位时钟中选择目标相位时钟输出，实现在单周期内对系统时钟拉伸；控制模块包括一计数器电路，用于产生N+1位时钟选择控制信号ctrl[N:0]，决定目标相位时钟的选择，在每个周期内，只有一位时钟选择控制信号有效；时钟拉伸使能信号有效时，所述计数器电路以时钟拉伸尺度信号step为步长在每周期内累加一次产生唯一有效的时钟选择控制信号ctrl[S]，用于选择相应的相位时钟，S＝step*i，i＝1,2,3…，当S大于N时，从相位时钟生成模块生成的最低相位时钟开始重新选择相位时钟。