[发明专利]应用于RS-485接收端的迟滞比较器

摘要

本发明公开了一种应用于RS‑485接收端的迟滞比较器，包括分压电路，折叠式共源共栅运放，极性交换开关和迟滞电压控制电路，分压电路用于对迟滞比较器的两个输入信号进行电平线性位移，便于后续电路处理；折叠式共源共栅运放与所述分压电路相连，对电平位移后的两个信号进行比较；极性交换开关处于所述折叠式共源共栅运放中，根据外部极性检测系统的数字输出结果，对比较器极性进行相应交换；迟滞电压控制电路，与所述折叠式共源共栅运放相连，用于调节迟滞电压区间。本发明的迟滞比较器，解决了无极性RS‑485接收端中比较器极性交换后迟滞区间为正区间的问题，极性交换前后都能保证比较器的迟滞区间处于‑200mV~‑50mV之间。

主权项

1.一种应用于RS‑485接收端的迟滞比较器，其特征在于，包括：—分压电路，用于对迟滞比较器的两个输入信号进行电平线性位移，便于后续电路处理；所述分压电路由第一PMOS管(MP6)，第二PMOS管(MP7)，第三PMOS管(MP4)，第四PMOS管(MP5)，以及四个电阻：第一电阻(r1)、第二电阻(r2)、第三电阻(r3)、第四电阻(r4)组成，所述第一PMOS管(MP6)的源极和第二PMOS管(MP7)的源极都接电源电压VDD，栅极接第一偏置电压VBP1，该第一PMOS管(MP6)的漏极和所述第三PMOS管(MP4)的源极相连，该第二PMOS管(MP7)的漏极和所述第四PMOS管(MP5)的源极相连，所述第三PMOS管(MP4)的栅极和漏极相连，再和第一电阻(r1)、第二电阻(r2)的一端相连，所述第四PMOS管(MP5)的栅极和漏极相连，再和第三电阻(r3)、第四电阻(r4)的一端相连，所述第一电阻(r1)的另一端接输入信号A，所述第二电阻(r2)的另一端接GND，所述第三电阻(r3)的另一端接输入信号B，所述第四电阻(r4)的另一端接GND；—折叠式共源共栅运放，与所述分压电路相连，对电平位移后的两个信号进行比较；所述折叠式共源共栅运放由五个PMOS管：第五PMOS管(MP3)、第六PMOS管(MP1)、第七PMOS管(MP2)、第八PMOS管(MP8)、第九PMOS管(MP9)，四个NMOS管：第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN8)、第八NMOS管(MN9)组成，所述第五PMOS管(MP3)的源极、所述第八PMOS管(MP8)的源极和所述第九PMOS管(MP9)的源极都接电源电压VDD，第五PMOS管(MP3)的栅极接第一偏置电压VBP1，所述第六PMOS管(MP1)的源极和衬底相互连接，再与第五PMOS管(MP3)的漏极相连，所述第七PMOS管(MP2)的源极和衬底相互连接，再与第五PMOS管(MP3)的漏极相连，所述第六PMOS管(MP1)的栅极与第一PMOS管(MP6)的漏极和第三PMOS管(MP4)的源极相连，第七PMOS管(MP2)的栅极与第二PMOS管(MP7)的漏极和第四PMOS管(MP5)的源极相连，所述第七NMOS管(MN8)的栅极和第八NMOS管(MN9)的栅极相连，都连接在第二偏置电压VBN2上，第七NMOS管(MN8)的源极和第八NMOS管(MN9)的源极都与GND连接，所述第五NMOS管(MN5)的栅极和第六NMOS管(MN6)的栅极相连，都连接在第三偏置电压VBN3上，所述第五NMOS管(MN5)的源极与第七NMOS管(MN8)的漏极相连，所述第六NMOS管(MN6)的源极与第八NMOS管(MN9)的漏极相连，所述第八PMOS管(MP8)与所述第九PMOS管(MP9)的栅极相连，所述第八PMOS管(MP8)的栅极与漏极相连，再与所述第五NMOS管(MN5)的漏极相连，所述第九PMOS管(MP9)的漏极与所述第六NMOS管(MN6)的漏极相连；—极性交换开关，处于所述折叠式共源共栅运放中，根据外部极性检测系统的数字输出结果，对比较器极性进行相应交换；所述极性交换开关由第一NMOS管(MN1)，第二NMOS管(MN2)，第三NMOS管(MN3)，第四NMOS管(MN4)组成；所述外部极性检测系统的数字输出信号为CLK和CLK’，所述第一NMOS管(MN1)的漏极和所述第三NMOS管(MN3)的漏极相连，再与第六PMOS管(MP1)的漏极相连，所述第二NMOS管(MN2)的漏极和所述第四NMOS管(MN4)的漏极相连，再与第七PMOS管(MP2)的漏极相连，所述第一NMOS管(MN1)的栅极和第二NMOS管(MN2)的栅极相连，都连接在CLK上，所述第三NMOS管(MN3)的栅极和第四NMOS管(MN4)的栅极相连，都连接在CLK’上，所述第一NMOS管(MN1)的源极和第四NMOS管(MN4)的源极相连，再与第八NMOS管(MN9)的漏极相连，所述第二NMOS管(MN2)的源极和第三NMOS管(MN3)的源极相连，再与第七NMOS管(MN8)的漏极相连；—迟滞电压控制电路，与所述折叠式共源共栅运放相连，用于调节迟滞电压区间；所述迟滞电压控制电路由第五电阻(r5)，五个NMOS管：第九NMOS管(MN7)、第十NMOS管(MN10)、第十一NMOS管(MN11)、第十二NMOS管(MN12)、第十三NMOS管(MN13)，三个反相器：第一反相器(inv1)，第二反相器(inv2)，第三反相器(inv3)组成，所述第九NMOS管(MN7)的栅极与第三偏置电压VBN3连接，该第九NMOS管(MN7)的漏极与第五电阻(r5)的一端相连，所述第五电阻(r5)的另一端接电源电压VDD，所述第九NMOS管(MN7)的源极与第九PMOS管(MP9)的漏极和第六NMOS管(MN6)的漏极相连，再与第一反相器(inv1)的输入相连，所述第一反相器(inv1)的输出与第二反相器(inv2)的输入相连，所述第二反相器(inv2)的输出与所述第三反相器(inv3)的输入相连，所述第三反相器(inv3)的输出为OUT，所述第十NMOS管(MN10)的栅极与第一反相器(inv1)的输出端相连，该第十NMOS管(MN10)的漏极与第八NMOS管(MN9)的漏极相连，该第十NMOS管(MN10)的源极与所述第十二NMOS管(MN12)的漏极相连，所述第十一NMOS管(MN11)的栅极与第二反相器(inv2)的输出端相连，该第十一NMOS管(MN11)的漏极与第七NMOS管(MN8)的漏极相连，该第十一NMOS管(MN11)的源极与所述第十三NMOS管(MN13)的漏极相连，所述第十二NMOS管(MN12)的栅极与所述第十三NMOS管(MN13)的栅极相连，都连接在第二偏置电压VBN2上，所述第十二NMOS管(MN12)的源极与所述第十三NMOS管(MN13)的源极都与GND连接。