[发明专利]基于单双跳变的低功耗确定性BIST及种子压缩方法

摘要

本发明涉及大规模数字集成电路技术领域，一种基于单双跳变的低功耗确定性BIST及种子压缩方法，一方面，为了降低测试功耗，本发明使用了一种新型的单双跳变单元和ROM存储的控制信号通过单双混合跳变来生成确定性种子，然后利用单跳变重播种技术来生成确定性测试向量。同时，为了减少冗余向量的个数，减少测试时间，本发明还增加了2‑bit减法计数器来约束重播种过程中确定性测试向量生成的个数。另一方面，为了压缩面积开销并生成控制信号，本发明还提出了对应的种子压缩方法，实验结果表明，本发明提出的BIST和种子压缩方法的测试性能，如测试时间、面积开销及测试功耗都有很大程度的降低。

主权项

1.一种基于单双跳变的低功耗确定性BIST装置，包括状态机，n/2个单双跳变单元SDIC，长度为n/2+1位串行移位寄存器，减法计数器、存储器及被测电路，其中n为测试向量集的测试宽度；所述状态机设有5个输入数据端口，分别是CLK、start、reset、feedback及ROM数据输出，另外，状态机还设有5个输出信号端口，分别是SEED_BIT[n/2‑1:0]、sel、ini_val、load和ROM读取控制信号；所述n/2个单双跳变单元SDIC中的每个SDIC单元设有4个输入端口，分别是SEED_BIT、CE、sel及clk，另外，还设有2个输出端口，分别是Q1和Q2；所述长度为n/2+1位串行移位寄存器，是由n/2个DFFR寄存器和1个DFFS寄存器串行连接所构成；所述减法计数器设有3个输入端口，分别是load、ini_val和dec_en，另外，还设有2个输出端口，分别是feed_back和shift_en，其特征在于：所述状态机中的输出端口load及ini_val分别与减法计数器中的输入端口load及ini_val相连，所述状态机中的输出端口sel及SEED_BIT[n/2‑1:0]分别与n/2个单双跳变单元SDIC中的每个SDIC单元输入端口sel及SEED_BIT相连，所述状态机中的输出端口ROM读取控制信号与存储器中输入端口的ROM读取控制信号相连，所述状态机中的输入端口ROM数据输出及feedback分别与储器中输出端口ROM数据输出及减法计数器中的输出端口feed_back相连，所述状态机中的输入端口CLK分别与n/2个单双跳变单元SDIC中的每个SDIC单元输入端口clk相连，所述DFFS寄存器输出端口与第1个DFFR寄存器输入端口相连，最后一个DFFR寄存器输出端口与减法计数器输入端口dec_en相连，所述减法计数器输出端口shift_en及时钟输入信号CLK与与门输入端相连，与门输出端分别与n/2个DFFR寄存器和1个DFFS寄存器时钟输入端相连，所述n/2个DFFR寄存器输出端口分别与n/2个单双跳变单元SDIC中输入端口CE相连，所述n/2个单双跳变单元SDIC中输出端口Q1、Q2分别与被测电路输入端相连。