[发明专利]一种基于FPGA的容错主从同步串行通讯系统在审
| 申请号： | 201410848204.0 | 申请日： | 2014-12-29 |
| 公开（公告）号： | CN104572537A | 公开（公告）日： | 2015-04-29 |
| 发明（设计）人： | 王维建;胡柏林;梁超宇 | 申请（专利权）人： | 上海新华控制技术集团科技有限公司 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38;G06F13/42 |
| 代理公司： | 上海旭诚知识产权代理有限公司 31220 | 代理人： | 郑立 |
| 地址： | 200241 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供一种基于FPGA的容错主从同步串行通讯系统，包括一个主站模块、一个或多个从站模块以及两条串行通讯链路，每个串行通讯链路包括同步时钟通道与数据通道，主站模块与从站模块利用同步时钟通道传输的同步时钟，实现数据通道传输的串行化数据的同步接收和同步发送。本发明提供的基于FPGA的容错主从同步串行通讯系统，采用双链路容错通讯，提高串行通讯系统的可靠性；采用同步时钟实现串行化数据的同步接收和同步发送，提高了串行通讯系统的传输效率；通道选择模块选择一个串行通讯链路用于接收数据，同时实时检测另一串行通讯链路的通讯状态，从而实现了串行通讯链路的通讯状态的实时检测，串行通讯链路的故障无扰切换。 | ||
| 搜索关键词： | 一种 基于 fpga 容错 主从 同步 串行 通讯 系统 | ||
【主权项】：
一种基于FPGA的容错主从同步串行通讯系统，其特征在于，所述基于FPGA的容错主从同步串行通讯系统包括一个主站模块、一个或多个从站模块以及两条串行通讯链路，所述主站模块与所述从站模块分别与两条所述串行通讯链路连接，每个所述串行通讯链路包括同步时钟通道与数据通道，所述主站模块与所述从站模块利用所述同步时钟通道传输的同步时钟，实现所述数据通道传输的串行化数据的同步接收和同步发送，所述主站模块还包括用于提供所述同步时钟同步信号发生器。
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