[发明专利]一种RS码编码器及编码方法

摘要

本发明公开了一种RS码编码器及编码方法，包括RS码并行生成多项式系数计算模块、RS码符号串并转换模块、RS码并行计算使能产生模块和RS码符号并行计算模块；RS码并行生成多项式系数计算模块接受任意RS码生成多项式系数，完成并行生成多项式系数计算，将并行生成多项式系数传递给RS码符号并行计算模块；RS码符号串并转换模块对输入待编码信息完成串并转换，输出并行RS码信息符号；计算使能产生模块根据输入配置参数及数据时钟产生RS码并行计算模块使能信号；RS码符号并行计算模块根据RS码并行生成多项式系数及计算使能完成并行RS码校验符号计算；本发明适用于基于FPGA的高速调制器的高速RS编码，并且支持定义在不同有限域上的RS码码率自适应编码。

主权项

1.一种RS码编码器，其特征在于：包括RS码并行生成多项式系数计算模块、RS码并行计算使能产生模块、RS码符号串并转换模块和RS码符号并行计算模块；所述的RS码并行生成多项式系数计算模块在n‑k个m位宽的寄存器R0～Rn‑k‑1构成的线性反馈移位寄存器结构中完成并行生成多项式系数计算，其中n为RS码码长，k为RS码信息符号数，m为RS符号位宽，p为符号并行度，RS码并行生成多项式系数计算模块在加载有限域域多项式信号有效时，寄存器R0～Rn‑k‑1分别初始化为RS码生成多项式系数g1～gn‑k，利用外部输入的RS码生成多项式系数完成p次并行生成多项式系数计算，并将计算得到的RS码并行生成多项式系数输出到RS码符号并行计算模块，同时将系数计算完成指示信号输出到RS码并行计算使能产生模块；所述的RS码符号串并转换模块根据外部输入的配置参数符号并行度p及RS码信息符号数k，对外部输入的待编码信息进行串并转换，每m比特构成一个RS码信息符号，并对RS码信息符号数进行计数，当计数值count小于等于k‑p时，每次输出p个并行的RS码信息符号到RS码并行计算使能产生模块，否则输出k‑count个并行的RS码信息符号到RS码并行计算使能产生模块；所述的RS码并行计算使能产生模块接收RS码并行生成多项式系数计算模块输出的系数计算完成指示信号，对RS码符号串并转换模块输出的RS码信息符号数进行计数，当计数值小于等于k时，输出计算使能信号1到RS码符号并行计算模块，否则输出计算使能信号0到RS码符号并行计算模块；所述的RS码符号并行计算模块在接收到为1的计算使能信号后，利用接收到的RS码并行生成多项式系数和并行的RS码信息符号，完成RS码的符号并行计算，RS码符号并行计算模块在接收到为0的计算使能信号后，将RS码并行生成多项式系数计算模块的各寄存器的值依次输出即得到RS码校验符号，所述的RS码并行生成多项式系数计算模块每次计算时，寄存器R0的值作为反馈值与g1～gn‑k相乘得到n‑k个过程值，n‑k个过程值再分别与各寄存器移入值求和后作为各寄存器的更新值，其中，寄存器Rn‑k‑1的移入值恒为0，计算完成后每个寄存器对应p个并行生成多项式系数，与常系数1构成共(p+1)×(n‑k)个RS码并行生成多项式系数。