[发明专利]基于FPGA的高性能组合RS处理器

摘要

本发明公开了一种基于FPGA的高速组合RS编译码器，主要解决现有技术的可移植性差、运算速度低及纠突发错误弱的问题。其包括发送端缓冲模块、控制模块、RS码编码模块、交织模块、接收端缓冲模块、解交织模块、RS码译码模块七个模块，其中在发送端缓冲模块加入了码长控制信号，将信息组经RS编码后进行交织并将其发送至信道；在接收端缓冲模块分别加入了码长控制信号和修正因子，将接收码组送入解交织模块进行解交织，在RS译码模块采用单时钟上升沿下降沿双控制，并使钱搜索子模块和法尼算法子模块同时工作。本发明不仅提高了RS编译码器的可移植性和运算速度，而且有效的减少了硬件占用率，有极强的纠突发错误能力，可用于无线通信。

主权项

一种基于FPGA的高性能组合RS处理器，包括：发送端缓冲模块（1）、控制模块（2）、RS码编码模块（3）、接收端缓冲模块（4）、RS码译码模块（5），发送端缓冲模块（1）与RS码编码模块（3）相连，其特征在于：RS码编码模块（3）的输出端连接有交织模块（6），用于对编码后码组进行交织处理，并发送至信道；接收端缓冲模块（4）与RS译码模块（5）之间连接有解交织模块（7），用于对经解交织器处理后的码组进行解码，从而恢复编码信息再输出给RS译码模块（5）；发送端缓冲模块（1），设有两个接收信号端，分别用于接收数据总线的数据信息k和码长控制信号ctrl；接收端缓冲模块（4），设有两个接收信号端，分别用于接收数据总线的数据信息{R'₁,R'₂,...,R'_ctrl+16}和码长控制信号ctrl‑r，其中ctrl‑r=ctrl+16；RS译码模块（5），其包括：伴随式计算子模块（51），用于对接收码组{R₁,R₂,...,R_ctrl+16}进行迭代运算，并在时钟clk的上升沿控制下，运算得到16个伴随多项式系数{S₁,S₂,...,S₁₆}，并将多项式系数{S₁,S₂,...,S₁₆}送入到RiBM算法子模块中；RiBM算法子模块（52），根据RiBM算法对输入的伴随多项式系数{S₁,S₂,...,S₁₆}进行迭代运算，并在时钟clk的下降沿控制下，分别得到错误位置多项式{Λ₀,Λ₁,...,Λ₈}和错误值多项式{Ω₀,Ω₁,...,Ω₈}，并将错误位置多项式{Λ₀,Λ₁,...,Λ₈}输出到钱搜索算法子模块和法尼算法子模块，将错误值多项式{Ω₀,Ω₁,...,Ω₈}输出到法尼算法子模块；钱搜索算法子模块（53），用于对输入的错误位置多项式{Λ₀,Λ₁,...,Λ₈}进行迭代运算，并在时钟clk的上升沿控制下求解错误位置法尼算法子模块（54），用于对输入的错误位置多项式{Λ₀,Λ₁,...,Λ₈}和错误值多项式{Ω₀,Ω₁,...,Ω₈}进行迭代运算，并在时钟clk的上升沿控制下求解错误值FIFO子模块（55），用于将输入的码组{R₁,R₂,...,R_ctrl+16}按先后顺序存储到FPGA芯片的FIFO单元中，在获得错误位置和错误值后，根据错误情况输出码组{R₁,R₂,...,R_ctrl+16}到错误纠正电路中进行纠正；所述的伴随式计算子模块（51）、钱搜索算法子模块（53）和法尼算法子模块（54），其均设有修正因子{α₀,α_j,α_2*j,...,α_16*j}，用于根据接收数据总线对码长的要求，自适应的修正这三个模块在迭代过程中产生的误差，以适应不同的码长；所述的钱搜索算法子模块（53）与法尼算法子模块（54）同时工作，以降低硬件资源占用率并实现高速运行。