[发明专利]一种BLOCK RAM级联实现结构有效
| 申请号： | 201410062706.0 | 申请日： | 2014-02-24 |
| 公开（公告）号： | CN103809769A | 公开（公告）日： | 2014-05-21 |
| 发明（设计）人： | 刘瑛;冯盛;万清 | 申请（专利权）人： | 中国电子科技集团公司第五十八研究所 |
| 主分类号： | G06F3/023 | 分类号： | G06F3/023 |
| 代理公司： | 无锡市大为专利商标事务所(普通合伙) 32104 | 代理人： | 殷红梅 |
| 地址： | 214035 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明涉及一种BLOCKRAM级联实现结构，其包括一列BLOCKRAM；一列BLOCKRAM内相邻的两个BLOCKRAM间通过第二级ASIC级联逻辑布线结构使得所述两个BLOCKRAM间进行地址级联，以形成一个所需地址深度及数据宽度的BRAMCOMB2级联结构，且BRAMCOMB2级联结构内的两个BLOCKRAM均能进行独立访问。本发明通过ASIC技术实现专用的级联逻辑，支持全局级联或者局部级联，使得既满足用户的存储需求，又保留了可编程逻辑器件中BRAM级联的灵活性。保留支持非级联模式，此时可以与传统可编程逻辑器件级联模式兼容。这种实现结构能在不占用外围布线资源的情况下快速地实现较大地址深度和数据宽度的BRAM级联需求，由于该级联逻辑采用ASIC技术实现，提升了时序性能，节约了外围走线资源，提高了布通率。 | ||
| 搜索关键词： | 一种 block ram 级联 实现 结构 | ||
【主权项】：
一种BLOCK RAM级联实现结构，包括一列BLOCK RAM；其特征是：所述一列BLOCK RAM内相邻的两个BLOCK RAM间通过第二级ASIC级联逻辑布线结构使得所述两个BLOCK RAM间进行地址级联，以形成一个所需地址深度及数据宽度的BRAM COMB2级联结构，且BRAM COMB2级联结构内的两个BLOCK RAM均能进行独立访问。
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