[实用新型]一种配置FPGA的高速从并电路有效
| 申请号： | 201320069994.3 | 申请日： | 2013-02-06 |
| 公开（公告）号： | CN203102253U | 公开（公告）日： | 2013-07-31 |
| 发明（设计）人： | 苏锦秀;王铁男 | 申请（专利权）人： | 天津光电聚能专用通信设备有限公司 |
| 主分类号： | G06F9/445 | 分类号： | G06F9/445 |
| 代理公司： | 天津市北洋有限责任专利代理事务所 12201 | 代理人： | 温国林 |
| 地址： | 300453 天*** | 国省代码： | 天津;12 |
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| 摘要： | 一种配置FPGA的高速从并电路，包括：FPGA，还包括：单片机，所述单片机通过IO口与所述FPGA的配置接口连接；所述单片机通过所述IO口输出配置后的时钟信号及数据，通过时钟输出线向所述FPGA输出所述时钟信号，并采集所述FPGA返回的状态信息；当所述时钟信号满足控制时序后，所述单片机将所述数据传输至所述FPGA，所述FPGA传输配置完成信号至所述单片机。单片机可以根据应用环境选择相应的FPGA程序，相对于传统的ASIC，该电路提高了配置速度和配置的灵活性，在加电过程中动态的改变FPGA内部逻辑，使得该电路能够满足“一机多能”的应用需求。 | ||
| 搜索关键词： | 一种 配置 fpga 高速 电路 | ||
【主权项】：
一种配置FPGA的高速从并电路，包括：FPGA，其特征在于，还包括：单片机，所述单片机通过IO口与所述FPGA的配置接口连接；所述单片机通过所述IO口输出配置后的时钟信号及数据，通过时钟输出线向所述FPGA输出所述时钟信号，并采集所述FPGA返回的状态信息；当所述时钟信号满足控制时序后，所述单片机将所述数据传输至所述FPGA，所述FPGA传输配置完成信号至所述单片机。
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