[发明专利]一种基于SoC FPGA的多串口并行处理架构在审
| 申请号： | 201310693770.4 | 申请日： | 2013-12-18 |
| 公开（公告）号： | CN103714024A | 公开（公告）日： | 2014-04-09 |
| 发明（设计）人： | 刘玉升;王楠 | 申请（专利权）人： | 国核自仪系统工程有限公司 |
| 主分类号： | G06F13/20 | 分类号： | G06F13/20 |
| 代理公司： | 上海申汇专利代理有限公司 31001 | 代理人： | 俞宗耀;俞昉 |
| 地址： | 200241 上海市闵*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明属于分散式工业控制技术领域，涉及一种基于SoCFPGA的多串口并行处理架构，包括收发器、集成了现场可编程逻辑门阵列FPGA和处理器CPU的SoCFPGA芯片，其特征在于：所述SocFPGA芯片中的FPGA内部通过硬件描述语言设计多个UART核和与各UART核相对应的多个协处理器MCU；FPGA内嵌多个与各协处理器MCU相对应的嵌入式存储器，各嵌入式存储器配置为可以读写操作的双端口模式；所述多个UART核与多个相对应的所述收发器通过RS232/RS422/RS485接口连接。本发明系统集成度高、硬件设计成本低，能有效降低CPU负荷，提升串行总线数据传输带宽，可以灵活扩展多路串行通道。 | ||
| 搜索关键词： | 一种 基于 soc fpga 串口 并行 处理 架构 | ||
【主权项】：
一种基于SoC FPGA的多串口并行处理架构，包括收发器、集成了现场可编程逻辑门阵列FPGA和处理器CPU的SoC FPGA芯片，其特征在于：所述SoC FPGA芯片中的FPGA内部通过硬件描述语言设计多个UART核和与各UART核相对应的多个协处理器MCU；FPGA内嵌多个与各协处理器MCU相对应的嵌入式存储器，各嵌入式存储器配置为可以读写操作的双端口模式；所述多个UART核与多个相对应的所述收发器通过RS232/RS422/RS485接口连接。
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