[发明专利]一种基于FPGA的集成浮点运算器的设计方法在审
| 申请号： | 201310063164.4 | 申请日： | 2013-02-28 |
| 公开（公告）号： | CN103135960A | 公开（公告）日： | 2013-06-05 |
| 发明（设计）人： | 沈忱;于治楼;姜凯 | 申请（专利权）人： | 浪潮集团有限公司 |
| 主分类号： | G06F7/57 | 分类号： | G06F7/57 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 250101 山东*** | 国省代码： | 山东;37 |
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| 摘要： | 本发明公开了一种基于FPGA的集成浮点运算器的设计方法，属于信号处理技术领域，该浮点运算器集成FPGA器件，该浮点运算器包括以下运算模块：加减法预处理模块、乘除法预处理模块、加减法模块、乘法模块、除法模块以及归一化模块，通过以上各运算模块的运算模式输入输出来控制运算器的运算方式，对浮点数据运算采用三级流水线设计完成浮点四则运算，标准浮点数都为IEEE-754标准单精度浮点数，该浮点运算器输入输出均为IEEE-754单精度浮点格式。本发明的一种基于FPGA的集成浮点运算器的设计方法和现有技术相比，以并行运算的方式工作，缩短了产品的开发周期，性能价格比大幅提高，且速度快，抗干扰性强。 | ||
| 搜索关键词： | 一种 基于 fpga 集成 浮点 运算器 设计 方法 | ||
【主权项】：
一种基于FPGA的集成浮点运算器的设计方法，其特征在于该浮点运算器集成FPGA器件，该浮点运算器包括以下运算模块：加减法预处理模块、乘除法预处理模块、加减法模块、乘法模块、除法模块以及归一化模块，通过以上各运算模块的运算模式输入输出来控制运算器的运算方式，对浮点数据运算采用三级流水线设计完成浮点四则运算，标准浮点数都为IEEE‑754标准单精度浮点数，该浮点运算器输入输出均为IEEE‑754单精度浮点格式。
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