[发明专利]基于片上全局互连随机延时网络的物理不可克隆函数电路无效

专利信息
申请号: 201210458697.8 申请日: 2012-11-15
公开(公告)号: CN103810446A 公开(公告)日: 2014-05-21
发明(设计)人: 段成华;吴志安 申请(专利权)人: 中国科学院研究生院
主分类号: G06F21/76 分类号: G06F21/76
代理公司: 暂无信息 代理人: 暂无信息
地址: 100049 北*** 国省代码: 北京;11
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摘要: 发明首次公开了一种基于集成电路芯片上全局互连线随机延时网络的物理不可克隆函数电路,包括全局互连线延时网络、信号路径开关、路径时序裁决器、输入和输出单元,如附图1所示;所述电路采用的全局互连线在结构上位于集成电路芯片的外围,这种布线结构很容易监测到受保护电路是否被攻击以及在受到侵入式攻击后更好的保护原有电路。本发明使得物理不可克隆函数电路保护内层的核心芯片免受侵入式攻击的能力得到了增强,可应用于移动计算、身份鉴别、核心芯片防护等安全领域中。
搜索关键词: 基于 全局 互连 随机 延时 网络 物理 不可 克隆 函数 电路
【主权项】:
一种基于片上全局互连随机延时网络的物理不可克隆函数电路,包括:路径信号开关,用于数据传输路径的选择;路径时序裁决器,用于记录同一个信号源经过两条路径传输后哪一路最先到达其输入端口;输入信号单元,包括输入端的时序信号和探查信号bi,时序信号通常是一个由低电平到高电平的上升沿信号,信号路径开关根据探查信号bi的值对输入信号的传输路径进行选择:直线传输(bi=‘0’)或交叉传输(b1=‘1’);输出单元,路径时序裁决器通过判断两路信号到达其输入端口的先后次序输出‘0’或‘1’,其特征在于:所述电路是基于集成电路芯片上全局互连线随机延时网络的物理不可克隆函数电路。
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