[发明专利]一种基于FPGA的乱序内存控制器及其实现方法

摘要

本发明公开了一种基于FPGA的乱序内存控制器及其实现方法，主要包括前端部分和后端部分，前端部分主要用于负责处理系统总线请求和仲裁、并负责将读写请求信息传递给后端和对数据通路的传输实现；后端部分主要用于实现基于乱序内存控制器的硬件控制逻辑，包括内存映射逻辑，标签管理逻辑和内存控制命令生成逻辑等；还包括穿过前端部分和后端部分、且用于提供单独的读通道和写通道的数据路径。该基于FPGA的乱序内存控制器及其实现方法，可以实现操作过程灵活、空操作指令少、延迟周期短和工作效率高的优点。

主权项

一种基于FPGA的乱序内存控制器，其特征在于，主要包括：前端部分：用于基于系统的读写内存请求命令，主要负责系统总线请求和仲裁，并向后端部分发送读写请求命令、数据和地址信息； 后端部分：用于负责实现基于FPGA的乱序内存控制器的包括内存映射逻辑、标签管理逻辑和内存控制读写逻辑以及内存命令生成器逻辑的硬件控制逻辑；在后端部分中，内存命令生成器输出的命令行信号接口，直接与SDRAM器件的输入接口连接，用于实现对SDRAM的读写控制；数据路径：穿过所述前端部分和后端部分，用于提供单独的读通道和写通道，实现读写数据在系统端和内存之间的数据通路。