[发明专利]全数字锁相环有效
| 申请号： | 201210128328.2 | 申请日： | 2008-10-16 |
| 公开（公告）号： | CN102651648A | 公开（公告）日： | 2012-08-29 |
| 发明（设计）人： | 张湘辉;詹景宏;谢秉谕 | 申请（专利权）人： | 联发科技股份有限公司 |
| 主分类号： | H03L7/085 | 分类号： | H03L7/085;H03L7/099 |
| 代理公司： | 北京三友知识产权代理有限公司 11127 | 代理人： | 任默闻 |
| 地址： | 中国台湾新竹*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明涉及全数字锁相环。该全数字锁相环包含时间数字转换器模块，该时间数字转换器模块包含：相位频率检测器与逻辑单元。该相位频率检测器用来接收对应于参考信号或反馈信号的二输入信号，并用来输出频率提升信号与频率降低信号；及该逻辑单元用来接收所述的频率提升信号与所述的频率降低信号，并用来发出启动信号或停止信号。其中该时间数字转换器模块用来根据所述启动信号或停止信号输出循环信号与数据信号。本发明的全数字锁相环可以通过产生的循环信号与数据信号，来修正时间数字转换解码器中的误差，从而大幅减少时间数字转换解码器中的错误。 | ||
| 搜索关键词： | 数字 锁相环 | ||
【主权项】：
一种全数字锁相环，其特征在于，包含时间数字转换器模块，所述的时间数字转换器模块包含：相位频率检测器与逻辑单元：所述的相位频率检测器，用来接收对应于参考信号或反馈信号的二输入信号，并用来输出频率提升信号与频率降低信号；及所述的逻辑单元，用来接收所述的频率提升信号与所述的频率降低信号，并用来发出启动信号或停止信号，其中所述的时间数字转换器模块用来根据所述启动信号或停止信号输出循环信号与数据信号。
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