[发明专利]一种码率为1/2、信息位长度为1024bit的AR4JA码的译码器

摘要

一种码率为1/2、信息位长度为1024bit的AR4JA码的译码器，涉及一种译码器，为了解决目前需要一种译码性损失小且复杂度相对低的AR4JA码译码器的问题。输入缓冲模块的存储信号发送给迭代译码模块，迭代译码模块的判决信号发送给输出缓冲模块，控制模块的控制信号分别发送给与输入缓冲模块、迭代译码模块和输出缓冲模块，输入缓冲模块的数据输入端用于接收待译码的数据信号，输出缓冲模块的数据输出端输出译码结果；迭代译码模块包括状态控制模块、3个校验节点处理单元CNU、5个变量节点处理单元VNU、译码判决模块和15个顺序读取交织存储器。它用于对码率为1/2、信息位长度为1024bit的AR4JA码译码。

主权项

一种码率为1/2、信息位长度为1024bit的AR4JA码的译码器，它包括输入缓冲模块(1)、迭代译码模块(2)、输出缓冲模块(3)和控制模块(4)；输入缓冲模块(1)的存储信号输出端与迭代译码模块(2)的存储信号输入端连接，迭代译码模块(2)的判决信号输出端与输出缓冲模块(3)的存储信息输入端连接，控制模块(4)的控制信号输出端分别与输入缓冲模块(1)的控制信号输入端、迭代译码模块(2)控制信号输入端和输出缓冲模块(3)的控制信号输入端连接，输入缓冲模块(1)的数据输入端用于接收待译码的数据信号，输出缓冲模块(3)的数据输出端输出译码结果；其特征在于，迭代译码模块(2)包括状态控制模块(2‑1)、3个校验节点处理单元CNU(2‑2、2‑3、2‑4)、5个变量节点处理单元VNU(2‑5、2‑6、2‑7、2‑8、2‑9)、译码判决模块(2‑10)和15个顺序读取交织存储器(RAM1～RAM15)；第一校验节点处理单元CNU(2‑2)利用对第一顺序读取交织存储器(RAM1)和第二顺序读取交织存储器(RAM2)的读取进行更新校验节点信息；第二校验节点处理单元CNU(2‑3)利用对第四至第九顺序读取交织存储器(RAM4～RAM9)的读取进行更新校验节点信息；第三校验节点处理单元CNU(2‑4)利用对第十至十五顺序读取交织存储器(RAM10～RAM15)的读取进行更新校验节点信息；第一变量节点处理单元VNU(2‑5)利用对第四顺序读取交织存储器(RAM4)和第十顺序读取交织存储器(RAM10)的读取进行更新变量节点信息；第二变量节点处理单元VNU(2‑6)利用对第五顺序读取交织存储器(RAM5)、第十一顺序读取交织存储器(RAM11)和第十二顺序读取交织存储器(RAM12)的读取进行更新变量节点信息；第三变量节点处理单元VNU(2‑7)利用对第一顺序读取交织存储器(RAM1)的读取进行更新变量节点信息；第四变量节点处理单元VNU(2‑8)利用对第六顺序读取交织存储器(RAM6)和第十三至第十四顺序读取交织存储器(RAM13～RAM14)的读取进行更新变量节点信息；第五变量节点处理单元VNU(2‑9)利用对第二至第三顺序读取交织存储器(RAM2～RAM3)、第七至第九顺序读取交织存储器(RAM7～RAM9)和第十五顺序读取交织存储器(RAM15)的读取进行更新变量节点信息；状态控制模块(2‑1)的数据总线使能信号输出端与15个顺序读取交织存储器(RAM1～ RAM15)、3个校验节点处理单元CNU(2‑2、2‑3、2‑4)和5个变量节点处理单元VNU(2‑5、2‑6、2‑7、2‑8、2‑9)的信号输入端连接；状态控制模块(2‑1)通过数据总线与3个校验节点处理单元CNU(2‑2、2‑3、2‑4)、5个变量节点处理单元VNU(2‑5、2‑6、2‑7、2‑8、2‑9)和15个顺序读取交织存储器(RAM1～RAM15)连接，其中状态控制模块(2‑1)通过数据总线发送初始化信号同时给15个顺序读取交织存储器(RAM1～RAM15)；状态控制模块(2‑1)通过数据总线发送校验节点处理单元使能信号同时给3个校验节点处理单元CNU(2‑2、2‑3、2‑4)；状态控制模块(2‑1)通过数据总线接收校验节点处理单元CNU的时钟周期信号和变量节点处理单元VNU的时钟周期信号；状态控制模块(2‑1)通过数据总线输出变量节点处理单元使能信号同时给5个变量节点处理单元VNU(2‑5、2‑6、2‑7、2‑8、2‑9)；状态控制模块(2‑1)的耗时使能信号输出端与译码判决模块(2‑10)的判决信号输入端连接；状态控制模块(2‑1)的初始化信号输入端是迭代译码模块(2)的存储信号输入端，译码判决模块(2‑10)的判决信息输出端是迭代译码模块(2)的判决信号输出端。