[发明专利]基于FPGA的HPI总线上位机接口

摘要

本发明属于总线接口领域，具体涉及一种基于FPGA的HPI总线上位机接口。目的使用FPGA结构实现兼容TI的TMS320C6000全系列DSP的HPI接口。包括：底层、中间层、顶层；底层功能是产生HPI接口控制信号：HCNTL[1:0]、HHWIL、HRW，并控制HPI寄存器的读写访问时序；中间层功能是实现基本的HPI接口访问流程；顶层功能是产生控制逻辑，控制中间层中流程的跳转实现复杂的数据传输功能。本发明的优点是本发明的底层和中间层实现兼容TI的TMS320C6000全系列DSP的HPI接口，具有通用性。顶层通过DSP标准HPI接口信号HINT和DSPINT与中间层交联，与底层没有信号耦合，保证了对于不同应用，顶层可以根据任务或者应用定制，同时只需要适应性的修改中间层，底层完全不需要修改，具有极高的灵活性。

主权项

一种基于FPGA的HPI总线上位机接口，其特征在于：采用分层设计，包括以下三个层次：底层、中间层、顶层；底层功能是产生HPI接口控制信号：HCNTL[1:0]、HHWIL、HRW，并控制HPI寄存器的读写访问时序；中间层功能是实现基本的HPI接口访问流程，即：初始化HPIC寄存器、初始化HPIA寄存器、读写HPID寄存器；顶层功能是产生控制逻辑，控制中间层中流程的跳转实现复杂的数据传输功能；底层逻辑在FPGA内部通过状态机实现，该状态机总共st1～st9共9个状态；st1状态接收中间层下发的RAS(Registers Access Start)信号开始状态流转；st2状态是控制信号HCNTL[1:0]、/HAS、HHWIL信号开始建立的状态，满足这些控制信号的建立时间的时序要求；st3状态锁存HCNTL[1:0]、/HAS、HHWIL信号的状态，输出到DSP的HPI接口，并产生CSL(control Signals Latched)信号反馈给中间层；st4状态查询DSP输出的HRDY信号状态，一旦数据准备好，在st5状态进行HPI寄存器访问，将HPI寄存器数据读入数据总线HD[15:0]，或将数据总线HD[15:0]上的数据写入HPI寄存器HPIA、HPIC、HPID；st6、st7状态释放数据总线；st8状态控制第一个半字，即数据总线低16位和第二个半字，即数据总线高16位的切换；st9状态完整的HPI寄存器访问周期结束，并产生RAF(Registers Access Finished)信号反馈给中间层；中间层产生RAS信号，控制底层状态机的运转，并接收底层状态机反馈的CSL和RAF信号，实现基本的HPI接口访问流程；顶层功能如下：在进行HPI总线控制时，DSP内部RAM中存放控制指令，DSP通过HINT中断信号通知顶层，顶层将控制指令通过HPI总线读入FPGA内部的双口RAM，并从双口RAM取出指令进行译码，根据指令译码结果进行相应的HPI总线访问控制；反之，FPGA内部采集电路将采集到的雷达脉冲数据存放到内部FIFO内，当FIFO数据满时，顶层通过DSPINT信号通知DSP，借助HPI总线将FIFO数据写入SDRAM，DSP从SDRAM中取出雷达脉冲数据进行信号分选工作。