[发明专利]基于流水线工作方式的LDPC码译码器无效
申请号: | 200710092476.2 | 申请日: | 2007-07-24 |
公开(公告)号: | CN101093999A | 公开(公告)日: | 2007-12-26 |
发明(设计)人: | 王琳;谢东福;徐位凯;范雷;张建文 | 申请(专利权)人: | 厦门大学 |
主分类号: | H03M13/11 | 分类号: | H03M13/11 |
代理公司: | 重庆华科专利事务所 | 代理人: | 康海燕 |
地址: | 36100*** | 国省代码: | 福建;35 |
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摘要: | 本发明请求保护一种基于流水线工作方式的LDPC译码器,涉及电子技术领域,采用流水线工作方式的设计思想,通过适量的增加计算量和RAM存储量,以保证VNU与CNU之间的工作。VNU为CNU提供计算所需要的变量点信息,CNU的输出由一系列双口RAM阵列进行数据缓存,每个双口RAM阵列的前一部分存储当前迭代所需信息,后一部分存储下一次迭代所需信息,在一次迭代的时序内,有足够的时间解决冲突,不会发生阻塞。本发明在耗费少量的资源代价下,有效提升译码器速度,该译码器结构适用于任何类型的矩阵。 | ||
搜索关键词: | 基于 流水线 工作 方式 ldpc 译码器 | ||
【主权项】:
1、一种基于流水线工作方式的LDPC码译码器,包括,一个校验点计算单元CNU,一系列变量点计算单元VNU以及一系列双口RAM阵列,其特征在于,一系列变量点计算单元分别级联双口RAM阵列,VNU的输出端均连接CNU的输入端, CNU的输出连接双口RAM阵列输入端,由双口RAM阵列对CNU的输出进行数据缓存,由校验点的度确定VNU的数量及双口RAM阵列的数量,每个双口RAM阵列由一系列独立的双口RAM组成,其数量由变量点的度确定。
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