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[发明专利]用于高纵横比的基本垂直的深硅沟槽的硅外延-CN201710913013.1有效
发明人： T·托梅娜瑞;S·铃木;S·斯瑞达;C·B·可音可;S·J·莫洛伊;H·卡瓦哈勒 -专利权人：德克萨斯仪器股份有限公司
申请日： 2017-09-30 - 公布日： 2023-08-15 - 主分类号： H01L21/3205 文献下载
摘要：本申请涉及用于高纵横比的基本垂直的深硅沟槽的硅外延。本申请公开了一种形成半导体器件的方法(600C)，其包括：在掺杂有具有第一导电类型的第一掺杂剂的半导体区域中蚀刻(605)高纵横比的基本垂直的沟槽，并且在高纵横比的基本垂直的沟槽的内表面上执行(610)用于沉积掺杂有第二掺杂剂的硅的第一循环，第一循环包括交替地以第一恒定压力沉积硅并且以从第一值斜升至第二值的蚀刻压力蚀刻沉积的硅，第二掺杂剂具有与第一导电类型相反的第二导电类型。
用于纵横基本垂直沟槽外延

[发明专利]异质结双极型晶体管（HBT）中的掺杂剂分布控制-CN202211141556.3在审
发明人： T·托梅娜瑞;J·罗克;H·雅苏达;W·范诺尔特;M·达尔斯特伦 -专利权人：德克萨斯仪器股份有限公司
申请日： 2022-09-20 - 公布日： 2023-03-24 - 主分类号： H01L29/737 文献下载
摘要：本公开整体涉及异质结双极型晶体管(HBT)中的掺杂剂分布控制。在一个示例中，半导体器件结构(100,200)包括半导体衬底(102,202)和HBT。HBT包括集电极区(106,206,306)、基极区(112,212,312)和发射极区(120,220,320)。基极区(112,212,312)设置在集电极区(106,206,306)上或上方。发射极区(120,220,320)设置在基极区(112,212,312)上或上方。基极区(112,212,312)设置在半导体衬底(102,202)上或上方并且包括异质外延子层(1002)。异质外延子层(1002)掺杂有掺杂剂(1006)。掺杂剂(1006)的浓度梯度从邻接和上覆异质外延子层(1002)的层(342)中的区增加到异质外延子层(1002)中的峰值浓度(1020)而在区和峰值浓度(1020)之间不减少。
异质结双极型晶体管 hbt 中的掺杂分布控制

[发明专利]厚缓冲层上方的p型氮化镓共形外延结构-CN202111523923.1在审
发明人： T·托梅娜瑞;N·S·德拉斯;Q·法里德 -专利权人：德克萨斯仪器股份有限公司
申请日： 2021-12-14 - 公布日： 2022-06-17 - 主分类号： H01L29/06 文献下载
摘要：本申请公开了厚缓冲层上方的p型氮化镓共形外延结构。一种半导体器件(210)包括在硅衬底(214)上的GaN FET(212)和III‑N半导体材料的缓冲层(202)，该缓冲层具有柱状区域(204)、围绕该柱状区域的过渡区域(206)和过渡区域周围的柱间区域。柱状区域(204)高于柱间区域。GaN FET(212)包括III‑N半导体材料的栅极(228)，该栅极的厚度(254)和厚度(256)大于柱状区域(204)中缓冲层(202)的顶面(200)的垂直范围的两倍。柱状区域(204)上方和过渡区域(206)上方的栅极厚度(254)(256)之间的差小于柱状表面(204)中缓冲层(202)的顶面(200)的垂直范围的一半。可以通过使用包括百分之零至百分之四十的氢气的载气的栅极MOVPE工艺在势垒层(224)上方形成III‑N半导体材料的栅极层来形成半导体器件(210)。
缓冲上方氮化镓共形外延结构