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[发明专利]用于数据解压缩的硬件装置和方法-CN201680070746.7有效
发明人： S·K·萨特帕西;J·D·吉尔福德;S·K·马修;V·戈帕尔;V·B·苏瑞史 -专利权人：英特尔公司
申请日： 2016-11-27 - 公布日： 2023-10-27 - 主分类号： G06F9/30 文献下载
摘要：描述了涉及数据解压缩的方法和装置。在一个实施例中，硬件处理器包括：核，用于执行线程并卸载用于包括文字代码、长度代码和距离代码的经编码经压缩数据流的解压缩线程；以及硬件解压缩加速器，用于执行所述解压缩线程以便：选择性地向第一电路提供所述经编码经压缩数据流以便将所述文字代码串行地解码成文字符号、将所述长度代码串行地解码成长度符号并且将所述距离代码串行地解码成距离符号，并且选择性地向第二电路提供所述经编码经压缩数据流以便从表中查找所述文字代码的所述文字符号、从所述表中查找所述长度代码的所述长度符号并且从所述表中查找所述距离代码的所述距离符号。
用于数据解压缩硬件装置方法

[发明专利]抗功率侧信道攻击的高级加密标准加速器处理器-CN201780014665.X有效
发明人： R·库马;S·K·马修;S·K·萨特帕西;V·B·苏瑞史 -专利权人：英特尔公司
申请日： 2017-03-02 - 公布日： 2023-06-09 - 主分类号： H04L9/06 文献下载
摘要：处理系统包括处理核以及通信地耦合到该处理核的硬件加速器。该硬件加速器包括用于生成字节顺序指示符的随机数生成器。该硬件加速器还包括通信地耦合到随机值指示符生成器的第一切换模块。该切换模块在密码操作的加密轮次中接收字节序列，并且根据由随机数生成器所生成的字节顺序指示符值来将输入字节序列的部分馈送到第一替换盒(S盒)模块或第二S盒模块中的一者。
功率信道攻击高级加密标准加速器处理器

[发明专利]用于高级加密标准硬件的边信道免疫的线性掩码电路-CN201780053604.4有效
发明人： R·库马;S·K·马修;A·L·瓦纳;V·B·苏瑞史;S·K·萨特帕西 -专利权人：英特尔公司
申请日： 2017-08-25 - 公布日： 2023-05-30 - 主分类号： H04L9/06 文献下载
摘要：描述了一种设备，所述设备包括S盒电路系统，所述S盒电路系统可操作用于根据高级加密标准(AES)Rijndael S盒矩阵而将输入上的值转换成输出上的值。所述设备还包括伪随机数生成(PRG)电路系统，所述PRG电路系统可操作用于在第一输出上提供伪随机数序列，并且在第二输出上提供所述序列的寄存副本。所述设备进一步包括掩码电路系统，所述掩码电路系统可操作用于提供所述S盒电路系统的所述输出上的值与所述PRG电路系统的所述第一输出上的值的异或。所述设备另外包括掩码去除电路系统，所述掩码去除电路系统可操作用于提供数据寄存器电路系统的输出上的值、耦合至密钥寄存器电路系统的输出的值与所述PRG电路系统的所述第二输出上的值的异或。
用于高级加密标准硬件信道免疫线性掩码电路

[发明专利]稳定抗探测物理不可克隆函数(PUF)电路-CN201680009527.8有效
发明人： S·K·马修;S·K·萨特帕西 -专利权人：英特尔公司
申请日： 2016-02-11 - 公布日： 2021-06-15 - 主分类号： H04L9/32 文献下载
摘要：实施例包括用于物理不可克隆函数(PUF)电路的装置、方法和系统。所述PUF电路可以包括PUF单元阵列用于生成加密代码的对应PUF位。各个PUF单元可以包括第一和第二反转器，所述第一和第二反转器交叉耦合在位节点与位拔节点之间。公开了所述PUF单元的特征和技术以便提高所述PUF单元的稳定性和/或偏置强度，生成所述PUF单元阵列的暗位掩码并且提高对探测攻击的抵抗力。可以描述并要求保护其他实施例。
稳定探测物理不可克隆函数 puf 电路

[发明专利]包括物理不可克隆电路的随机数生成器-CN201880014743.0在审
发明人： V·B·苏雷州;S·K·马修;S·K·萨特帕西 -专利权人：英特尔公司
申请日： 2018-03-05 - 公布日： 2019-10-22 - 主分类号： H04L9/08 文献下载
摘要：描述了一种装置。该装置包括多个物理不可克隆电路。该装置包括用于检测物理不可克隆电路中哪些电路不稳定的电路。该装置还包括用于将不稳定的物理不可克隆电路与随机数生成器电路耦合的电路。
电路克隆随机数生成器电路随机数生成器耦合的检测

[发明专利]用于对称密钥密码的统一硬件加速器-CN201910002266.2在审
发明人： V·B·苏瑞史;S·K·马修;S·K·萨特帕西;V·戈帕尔 -专利权人：英特尔公司
申请日： 2019-01-02 - 公布日： 2019-08-16 - 主分类号： H04L9/06 文献下载
摘要：本申请公开了用于对称密钥密码的统一硬件加速器。描述了对高级加密标准(AES)硬件加速电路的修改以允许对诸如SM4和Camellia的任何非AES块密码的密钥操作的硬件加速。在一些实施例中，AES S‑box中的GF(2⁸)逆计算电路用于计算X^‑1(其中X是输入明文或密文字节)，并且硬件支持被添加以计算并行的GF(2⁸)矩阵乘法。本文中所描述的实施例具有最小硬件开销，同时实现比软件实现更高的速度。
对称密钥密码硬件加速器硬件加速高级加密标准计算电路矩阵乘法软件实现硬件开销硬件支持密钥明文并行电路统一申请

[发明专利]用于源同步电路交换片上网络(NoC)的方法、装置和系统-CN201380077035.9有效
发明人： G·K·陈;M·A·安德斯;H·考尔;S·K·萨特帕西;R·K·克里希纳穆尔蒂 -专利权人：英特尔公司
申请日： 2013-06-28 - 公布日： 2019-05-07 - 主分类号： H04L12/50 文献下载
摘要：在实施例中，路由器包括多个输入端口和输出端口，其中路由器属于源同步混合片上网络(NoC)，以使得能够基于在路由器之间传递的控制流信号中的跃迁，来在NoC的路由器之间进行通信。描述并要求保护其它实施例。
用于同步电路交换网络 noc 方法装置系统

[发明专利]光子发射攻击抗性驱动器电路-CN201780052966.1在审
发明人： S·K·马修;S·K·萨特帕西;V·B·苏瑞史;P·科贝尔 -专利权人：英特尔公司
申请日： 2017-08-30 - 公布日： 2019-04-16 - 主分类号： H01L27/092 文献下载
摘要：一些实施例包括装置，该装置具有彼此相邻地位于衬底中的扩散区域，以及耦合至扩散区域的连接端。扩散区域包括第一扩散区域、第二扩散区域和第三扩散区域。第二扩散区域中的一个和第三扩散区域中的一个位于第一扩散区域中的两个之间。第一扩散区域中的一个和第三扩散区域中的一个位于第二扩散区域中的两个之间。连接端包括耦合至第一扩散区域中的每一个的第一连接端、耦合至第二扩散区域中的每一个的第二连接端、以及耦合至第三扩散区域中的每一个的第三连接端。
扩散区域连接端耦合驱动器电路光子发射抗性衬底攻击

[发明专利]具有机器学习攻击抵抗的非线性物理不可克隆函数（PUF）电路-CN201780052864.X在审
发明人： V·B·苏瑞史;S·K·马修;S·K·萨特帕西 -专利权人：英特尔公司
申请日： 2017-08-25 - 公布日： 2019-04-16 - 主分类号： H03K19/0948 文献下载
摘要：实施例包括用于物理不可克隆函数(PUF)电路的装置、方法和系统。PUF电路可以包括PUF单元阵列，用于响应于质询位串来生成认证代码的相应响应位。PUF单元可以包括交叉耦合的反相器对，各个反相器包括独立可选择的下拉支路或上拉支路。基于质询位串，可以选择性地激活每个反相器的上拉支路或下拉支路中的一个支路。PUF单元可以进一步包括第一和第二可配置时钟延迟电路，用于将相应的时钟信号传递至PUF单元的预充电晶体管。暗位掩码电路可以生成用于PUF电路的软暗位掩码。可描述并要求保护其他实施例。
支路反相器位掩码上拉位串下拉电路质询物理不可克隆函数时钟信号传递时钟延迟电路预充电晶体管非线性物理单元阵列电路实施攻击抵抗机器学习交叉耦合认证代码响应可配置激活克隆

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