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[发明专利]多寄存器存储器访问指令、处理器、方法和系统-CN201810502429.9有效
发明人： G·欣顿;B·托尔;R·辛加尔 -专利权人：英特尔公司
申请日： 2014-06-26 - 公布日： 2022-10-14 - 主分类号： G06F9/30 文献下载
摘要：处理器包括N位寄存器和接收多寄存器存储器访问指令的解码单元。多寄存器存储器访问指令指示存储器单元和寄存器。处理器包括与解码单元和与N位寄存器耦合的存储器访问单元。存储器访问单元响应于多寄存器存储器访问指令而执行多寄存器存储器访问操作。操作涉及在包括所指示的寄存器的N位寄存器的每一个中的N位数据。操作也涉及对应于所指示的存储器单元的存储器的MxN位线的不同的对应N位部分。在多寄存器存储器访问操作中涉及的N位寄存器中的N位数据的位的总数等于存储器的线的MxN位的至少一半。
寄存器存储器访问指令处理器方法系统

[发明专利]紧缩数据元素断定处理器、方法、系统和指令-CN201480030905.1有效
发明人： B·M·盖伊;R·辛加尔;M·奈克;B·L·托尔 -专利权人：英特尔公司
申请日： 2014-06-17 - 公布日： 2019-11-15 - 主分类号： G06F9/06 文献下载
摘要：一种处理器，包括：所述处理器不使用紧缩数据操作掩码的第一模式，以及所述处理器使用紧缩数据操作掩码的第二模式。解码单元用于在所述第一模式中为给定的紧缩数据操作解码未经掩码的紧缩数据指令，并且用于在所述第二模式中为所述给定的紧缩数据操作的经掩码的版本解码经掩码的紧缩数据指令。所述指令具有相同的指令长度。所述经掩码的指令具有(多个)位以指定掩码。(多个)执行单元耦合到所述解码单元。所述(多个)执行单元，响应于所述解码单元在所述第一模式中解码所述未经掩码的指令，执行所述给定的紧缩数据操作。所述(多个)执行单元，响应于所述解码单元在所述第二模式中解码所述经掩码的指令，执行所述给定的紧缩数据操作的经掩码的版本。
紧缩数据元素断定处理器方法系统指令

[发明专利]多寄存器存储器访问指令、处理器、方法和系统-CN201480030741.2有效
发明人： G·欣顿;B·托尔;R·辛加尔 -专利权人：英特尔公司
申请日： 2014-06-26 - 公布日： 2018-06-19 - 主分类号： G06F9/30 文献下载
摘要：处理器包括N位寄存器和接收多寄存器存储器访问指令的解码单元。多寄存器存储器访问指令指示存储器单元和寄存器。处理器包括与解码单元和与N位寄存器耦合的存储器访问单元。存储器访问单元响应于多寄存器存储器访问指令而执行多寄存器存储器访问操作。操作涉及在包括所指示的寄存器的N位寄存器的每一个中的N位数据。操作也涉及对应于所指示的存储器单元的存储器的MxN位线的不同的对应N位部分。在多寄存器存储器访问操作中涉及的N位寄存器中的N位数据的位的总数等于存储器的线的MxN位的至少一半。 1
寄存器存储器访问指令位寄存器存储器访问单元存储器访问操作解码单元寄存器位数据处理器存储器单元系统处理器指示存储器耦合的位线响应