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[发明专利]混合存储器模块-CN201780041854.6有效
发明人： F·A·韦尔;J·E·林斯塔特;K·L·赖特 -专利权人：拉姆伯斯公司
申请日： 2017-10-10 - 公布日： 2023-08-11 - 主分类号： G06F11/10 文献下载
摘要：存储器模块包括相对快速且持久的动态随机存取存储器(DRAM)的高速缓存，用于服务于更大量的相对慢和磨损敏感的非易失性存储器。本地控制器管理DRAM高速缓存和非易失性存储器之间的通信，以适应不同的存取粒度，减少必要数目的存储器事务，并最小化非易失性存储器组件外部的数据流。
混合存储器模块

[发明专利]具有高速缓存的存储器模块操作的存储器系统-CN202310262063.3在审
发明人： F·A·韦尔;K·L·赖特;J·E·林斯塔特;C·汉佩尔 -专利权人：拉姆伯斯公司
申请日： 2016-09-09 - 公布日： 2023-08-08 - 主分类号： G06F3/06 文献下载
摘要：本申请的各实施例涉及具有高速缓存的存储器模块操作的存储器系统。公开了存储器控制器、设备、模块、系统和关联的方法。在一个实施例中，一种存储器模块包括用于耦合到总线的管脚接口。总线具有第一宽度。模块包括至少一个存储类存储器(SCM)部件和至少一个DRAM部件。存储器模块在利用所有第一宽度的第一模式中和在利用少于所有第一宽度的第二模式中操作。
具有高速缓存存储器模块操作系统

[发明专利]具有高速缓存的存储器模块操作的存储器系统-CN201680057520.3有效
发明人： F·A·韦尔;K·L·赖特;J·E·林斯塔特;C·汉佩尔 -专利权人：拉姆伯斯公司
申请日： 2016-09-09 - 公布日： 2023-03-03 - 主分类号： G06F12/0868 文献下载
摘要：公开了存储器控制器、设备、模块、系统和关联的方法。在一个实施例中，一种存储器模块包括用于耦合到总线的管脚接口。总线具有第一宽度。模块包括至少一个存储类存储器(SCM)部件和至少一个DRAM部件。存储器模块在利用所有第一宽度的第一模式中和在利用少于所有第一宽度的第二模式中操作。
具有高速缓存存储器模块操作系统

[发明专利]用于存储器模块的动态随机存取存储器(DRAM)部件-CN202010905199.8在审
发明人： F·A·韦尔;E·特塞恩;J·E·林斯塔特;T·J·乔瓦尼尼;K·L·赖特 -专利权人：拉姆伯斯公司
申请日： 2015-10-28 - 公布日： 2021-04-20 - 主分类号： G11C7/10 文献下载
摘要：本公开的实施例涉及用于存储器模块的动态随机存取存储器(DRAM)部件。该存储器模块包括模块接口；第一存储器部件堆叠，包括第一数据接口，被耦合到模块接口；以及第二数据接口；第二存储器部件堆叠，包括第三数据接口，被耦合到第一堆叠的所述第二数据接口，其中所述第二数据接口和所述第三数据接口利用线性链中的点对点拓扑被连接；以及第四数据接口；以及命令和地址(CA)接口，被耦合到所述第一堆叠和第二堆叠，其中，所述CA接口用于从存储器控制器接收第一命令和第二命令；控制所述模块接口处的第一访问插槽的定时，以用于与所述第一命令相关的数据；以及控制所述模块接口处的第二访问插槽的定时，以用于与所述第二命令相关联的数据。
用于存储器模块动态随机存取存储器 dram 部件

[发明专利]用于存储器模块的动态随机存取存储器(DRAM)部件-CN201580069434.X有效
发明人： F·A·韦尔;E·特塞恩;J·E·林斯塔特;T·J·乔瓦尼尼;K·L·赖特 -专利权人：拉姆伯斯公司
申请日： 2015-10-28 - 公布日： 2020-08-14 - 主分类号： G06F13/00 文献下载
摘要：本文描述的实施例描述了用于高性能、大容量带寄存器的存储器模块(诸如带寄存器的双列直插式存储器模块(RDIMM))的动态随机存取存储器(DRAM)部件的技术。一个DRAM部件可以包括存储器单元集合和引导逻辑。引导逻辑可以包括第一数据接口和第二数据接口。第一数据接口和第二数据接口以第一模式选择性地耦合到控制器部件，并且第一数据接口以第二模式选择性地耦合到控制器部件，并且第二数据接口以第二模式选择性地耦合到第二DRAM部件。
用于存储器模块动态随机存取存储器 dram 部件

[发明专利]具有高效写入操作的存储器组件-CN201780012213.8在审
发明人： F·A·韦尔;J·E·林斯塔特;B·S·豪克尼斯;K·L·赖特;T·沃吉尔桑 -专利权人：拉姆伯斯公司
申请日： 2017-05-03 - 公布日： 2018-10-23 - 主分类号： G06F12/00 文献下载
摘要：一种存储器组件包括第一存储器组。第一存储器组包括具有存储器元件的子行的多个子阵列。存储器组件包括被耦合到第一存储器组以执行子阵列的整个子行的写入操作的写入驱动器。为了执行写入操作，写入驱动器要向存储器组加载一串写入数据。然后，存储器组可以激活与整个子行的多个存储器元件相关联的多个感测放大器，以向多个感测放大器加载该一串写入数据。
存储器组存储器组件写入操作子行存储器元件感测放大器写入驱动器写入数据加载多个子阵列子阵列耦合到激活关联

[发明专利]用于存储器系统的纠错码分布的方法和系统-CN201410645818.9有效
发明人： P·W·科图斯;H·C·亨特;C·A·基尔默;金圭贤;W·E·莫尔;K·L·赖特 -专利权人：格芯公司
申请日： 2014-11-12 - 公布日： 2018-09-18 - 主分类号： G11C29/42 文献下载
摘要：根据一个实施例，一种存储器系统包括多个存储器设备以及操作地耦合至所述存储器设备的存储器控制器。所述存储器控制器被配置为将写数据划分为多个数据块，其中每个数据块与所述存储器设备之一相关联。所述存储器控制器进一步被配置为生成与每个数据块相对应的局部纠错码(ECC)的实例，并且将每个数据块与相对应的局部ECC的实例相合并，以针对每个存储器设备形成经编码的数据块。此外，所述存储器控制器被配置为将每个经编码的数据块写入到所述存储器设备，而使得每个存储器设备存储所述数据块中具有相对应的局部ECC的实例的一个数据块。所述存储器系统中还可以包括全局ECC以及所述全局ECC的局部ECC。
用于存储器系统纠错码分布方法

[发明专利]利用存储器高速缓存在系统范围内节省电力的方法和系统-CN201410491467.0有效
发明人： M·S·艾伦-瓦雷;J·S·多德森;J·R·凯尤塞曼;K·拉贾马尼;S·拉马尼;T·J·罗塞达尔;G·S·斯蒂尔;K·L·赖特 -专利权人：国际商业机器公司
申请日： 2014-09-24 - 公布日： 2017-05-10 - 主分类号： G06F1/32 文献下载
摘要：本发明公开涉及利用存储器高速缓存在系统范围内节省电力的方法和系统。提供了利用存储器高速缓存在系统范围内节省电力的方法、系统和计算机程序产品。在存储器体系架构中的位置接收存储器访问请求，其中处理存储器访问请求在到达持有所请求数据的存储器设备之前必须使用末级高速缓存。利用存储器控制器使得存储器访问请求等待，并省略向被接受以利用末级高速缓存进行处理的现有存储器访问请求的队列添加存储器访问请求。利用末级高速缓存处理队列中的所有现有存储器访问请求。把末级高速缓存清除到存储器设备。利用避免末级高速缓存的到存储器设备的备选路径处理存储器访问请求。使用作为末级高速缓存的高速缓存设备断电。
利用存储器高速缓存系统范围内节省电力方法

[发明专利]元比特在系统存储器内的高效存储-CN201280060309.9有效
发明人： J·S·多德森;B·L·古德曼;S·J·纳特科;K·L·赖特 -专利权人：国际商业机器公司
申请日： 2012-11-16 - 公布日： 2016-10-19 - 主分类号： G06F12/0815 文献下载
摘要：提供用于在系统存储器内高效存储元比特的机制。机制组合L/G比特和SUE比特以形成元比特。机制然后确定高速缓存线在第一数据周期上的本地/全局状态。机制向请求高速缓存转发数据，并且请求高速缓存可以基于高速缓存线的本地/全局状态全局重发请求。机制然后确定高速缓存线在第二或者后续数据周期上的特殊不可纠正错误状态。无论是否全局重发请求，机制都执行错误处理。
比特系统存储器高效存储

[发明专利]用于向三维芯片供电的方法和结构-CN201410668252.1有效
发明人： V·A·马蒂亚拉甘;S·R·K·普莱利;S·塞图拉曼;K·L·赖特 -专利权人：国际商业机器公司
申请日： 2014-11-20 - 公布日： 2015-06-24 - 主分类号： G05F1/46 文献下载
摘要：本公开提供用于向三维芯片供电的方法和结构。本发明的实施例包括一种三维(3D)集成器件，所述三维集成器件包括具有第一供给线的第一管芯和具有第二供给线的第二管芯、电力管座和电压选择逻辑部。所述电力管座被连接到所述第一管芯和所述第二管芯，并且被配置为在第一电压线上产生第一电压并且在第二电压线上产生第二电压。所述电压选择逻辑部被连接到所述第一供给线和所述第二供给线，并且被配置为：为所述第一供给线和所述第二供给线中的每一者在所述第一电压线与所述第二电压线之间进行选择。
用于三维芯片供电方法结构

[发明专利]提供被请求数据的方法、控制器以及计算机系统-CN201410569257.9在审
发明人： B·L·古德曼;L·A·拉斯特拉斯-莫塔诺;E·E·雷特尔;K·L·赖特 -专利权人：国际商业机器公司
申请日： 2014-10-22 - 公布日： 2015-04-29 - 主分类号： G06F13/16 文献下载
摘要：本发明涉及一种提供被请求数据的方法、控制器以及计算机系统。一种存储控制器具备多个用于不同错误复杂性级别的错误纠正电路，但首先经由提供最低存储延迟的旁路路径将被请求数据发送到请求单元。所述请求单元执行错误检测，如果发现错误，则向所述存储控制器发送重试选择信号。所述重试选择信号提供应使用哪个错误纠正单元提供所述错误的完整纠正的指示，但增加了必需的最低延迟。在重试传输时，所述控制器使用由所述重试选择信号指示的特定错误纠正单元。所述存储控制器还可以具有永久错误检测电路，当多个重试选择信号重复指示错误时，所述永久错误检测电路将地址标识为有缺陷，并且控制逻辑可使用适当的错误纠正单元自动传输所述被请求数据。
提供请求数据方法控制器以及计算机系统

[发明专利]用于处理存储阵列中的缺陷的方法和系统-CN200610137542.9无效
发明人： R·J·彭宁顿;H·舍恩;K·L·赖特;W·R·洛克伍德 -专利权人：国际商业机器公司
申请日： 2006-10-25 - 公布日： 2007-05-02 - 主分类号： G11C29/00 文献下载
摘要：一种通过以下步骤纠正诸如高速缓冲存储器之类的微处理器的存储阵列中的缺陷的方法：操作所述微处理器以执行利用高速缓冲存储器的功能测试过程；在所述功能测试过程期间在跟踪阵列中收集缺陷数据；使用所述缺陷数据标识所述高速缓冲存储器中的缺陷的位置；以及通过设置熔丝以将对所述位置的访问请求重新选路至冗余元件来修复所述缺陷。所述缺陷数据可以包括错误并发位和缺陷地址。所述功能测试过程使用基于随机种子的测试模式产生引起所述高速缓冲存储器中变化的业务负荷的随机高速缓存存取序列。可以在设置某些所述熔丝的所述微处理器的非功能内建自测试完成后执行所述功能测试过程。
用于处理存储阵列中的缺陷方法系统

[发明专利]使用处理器互连进行微处理器通信的方法和数据处理系统-CN200310116966.3有效
发明人： R·K·阿里米利;R·A·卡哥诺尼;D·E·威廉斯;K·L·赖特 -专利权人：国际商业机器公司
申请日： 2003-12-03 - 公布日： 2004-06-23 - 主分类号： G06F12/02 文献下载
摘要：在一个多处理器系统内的每个处理器中包含的且由专用总线互连的处理器通信寄存器(PCR)提供增强的处理器通信。每个PCR存储在流水线或并行多处理中有用的完全相同的处理器通信信息。每个处理器具有排他的权利以向每个PCR中的一个区进行存储，并可持续访问以读取它自己的PCR的内容。每个处理器利用在该专用总线上的通信更新所有PCR内它的专用区，即时地允许所有其他处理器看到在该PCR数据内的改变，并越过高速缓存子系统。通过提供会立即传送到所有处理器的处理器通信，无需暂时地限制对该信息的访问或迫使所有处理器持续地争夺同一高速缓存行，以致以无休止的加载、存储和使无效命令流淹没互连和存储器系统，从而提高了多处理器系统内的效率。
使用处理器互连进行微处理器通信方法数据处理系统

[发明专利]多处理器无线网络中微处理器通信的方法和数据处理系统-CN200310116968.2有效
发明人： R·K·阿里米利;R·A·卡哥诺尼;D·E·威廉斯;K·L·赖特 -专利权人：国际商业机器公司
申请日： 2003-12-03 - 公布日： 2004-06-23 - 主分类号： G06F12/02 文献下载
摘要：在一个多处理器集群网络内的每个处理器中包含的处理器通信寄存器(PCR)提供增强的处理器通信。每个PCR存储用于流水线或并行多处理的相同的处理器通信信息。每个处理器具有排他的权利对该集群网络内每个PCR中的一个区进行存储并可访问以读取它自己的PCR的内容。每个处理器通过一个专用协议或专用无线网络更新所有PCR内它的专用区，以允许该集群网络内的所有其他处理器看到该PCR数据内的改变，并越过高速缓存子系统。通过提供会立即被传送到网络并被传送给所有处理器的处理器通信，而无需暂时限制对该信息的访问或迫使所有处理器持续争夺同一高速缓存行，从而提高了该处理器集群网络内的效率。
处理器无线网络微处理器通信方法数据处理系统

[发明专利]没有系统存储器的数据处理系统-CN200310121335.0有效
发明人： R·K·阿里米利;J·S·多德森;S·盖;K·L·赖特 -专利权人：国际商业机器公司
申请日： 2003-12-11 - 公布日： 2004-06-23 - 主分类号： G06F12/08 文献下载
摘要：本申请公开了一种没有系统存储器的数据处理系统。该数据处理系统包括多个处理单元。这些处理单元具有在大于实地址空间的虚拟地址空间内操作的易失性高速缓存存储器。这些处理单元和各自的易失性存储器与一存储控制器耦合，该存储控制器在等于虚拟地址空间的物理地址空间中进行操作。这些处理单元和存储控制器经由互连与硬盘耦合。该存储控制器允许把来自易失性高速缓存存储器之一的虚拟地址映射到指向硬盘中的存储位置的物理盘地址，而无需经由实地址过渡。
没有系统存储器数据处理系统

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