“F·E·C·迪塞格尼”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果26个，建议您升级VIP下载更多相关专利

[发明专利]数据存储器访问冲突管理器、设备和方法-CN202310090683.3在审
发明人： F·E·C·迪塞格尼;F·戈勒尔;D·法兰加;M·费布拉里诺;M·蒙塔纳罗 -专利权人：意法半导体股份有限公司
申请日： 2023-02-09 - 公布日： 2023-08-11 - 主分类号： G06F9/448 文献下载
摘要：本公开涉及数据存储器访问冲突管理器、设备和方法。非易失性存储器从多个处理核心中的一个处理核心接收数据读取请求。读取请求指向非易失性存储器的数据分区。非易失性存储器确定是否使用读取－同时－写入冲突管理来处理读取请求。当确定使用读取－同时－写入冲突管理来处理读取请求时，与读取请求相关联的地址被存储在与处理核心相关联的寄存器组的寻址寄存器中。指向数据分区的写入操作被延缓。在延缓写入操作的同时执行与读取请求相关联的读取操作，并且将响应于读取操作的数据存储在寄存器组中的一个或多个数据寄存器中。存储在寄存器组的一个或多个数据寄存器中的数据被提供给处理核心。
数据存储器访问冲突管理器设备方法

[发明专利]用于存储编码信息的非易失性存储器的感测放大器架构-CN202310020395.0在审
发明人： F·E·C·迪塞格尼;M·卡里希米;A·托马索尼;D·洛·亚科诺 -专利权人：意法半导体股份有限公司
申请日： 2023-01-06 - 公布日： 2023-07-11 - 主分类号： G11C11/4091 文献下载
摘要：本公开的实施例涉及用于存储编码信息的非易失性存储器的感测放大器架构。非易失性存储器单元的群组存储由所述群组的存储器单元的所存储逻辑状态(逻辑高或逻辑低)形成的相应码字。所述感测放大器架构具有多个感测放大器读取分支，每一感测放大器读取分支耦合到相应存储器单元且被配置为提供输出信号，所述输出信号指示流过同一存储器单元的单元电流；比较级，用以执行一个存储器单元群组的单元电流之间的比较；以及逻辑级，用以基于所述比较级所提供的比较结果来确定对应于所述存储器单元群组的读取码字。信息可以存储在码字的不同子集中，在这种情况下，感测放大器架构具有子集定义电路，以允许基于参考信号初步确定要读取的码字所属的子集。
用于存储编码信息非易失性存储器放大器架构

[发明专利]存储信息的方法、解码方法和非易失性存储器-CN202310020837.1在审
发明人： A·托马索尼;F·E·C·迪塞格尼;M·卡里希米;D·洛·亚科诺 -专利权人：意法半导体股份有限公司
申请日： 2023-01-06 - 公布日： 2023-07-11 - 主分类号： G11C16/10 文献下载
摘要：本公开的各实施例涉及存储信息的方法、解码方法和非易失性存储器。本公开涉及一种用于以编解码方式将信息存储在非易失性存储器单元中的方法。该方法包括：提供非易失性存储器的非易失性存储器单元组。该存储器单元属于如下类型：所存储的逻辑状态能够为逻辑高或逻辑低，能够通过向单元施加电流而被改变，并且该存储器单元中的状态通过读取由该单元提供的电流而被读取。该非易失性存储器单元组包括大于二的所确定的数量的非易失性存储器单元。该非易失性存储器单元组存储由根据给定顺序而获得的该组中的该单元的所存储的状态的值形成的码字。在给定可由组中的所确定的数量的非易失性存储器单元中的所存储的值获得的码字集的情况下，该方法包括：将该信息存储在该码字集中的至少两个子集中，该子集分别包括至少一个码字。相同子集中的每个码字具有相同汉明权重。属于一个子集的每个码字相对于属于另一子集的每个码字具有等于或大于二的汉明距离。
存储信息方法解码非易失性存储器

[发明专利]半导体管芯裂纹检测器-CN202211543632.3在审
发明人： M·贾科米尼;F·E·C·迪塞格尼;R·纳尔沃;P·K·赛尼;M·哈雷什巴·尼兰贾尼 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2022-11-30 - 公布日： 2023-06-02 - 主分类号： G01N27/20 文献下载
摘要：本公开涉及半导体管芯裂纹检测器。提供了一种用于检测半导体管芯中的结构缺陷的组件。该组件包括缺陷检测传感器和微控制器。缺陷检测传感器包括半导体管芯中导电材料的多个电阻路径，每个电阻路径具有第一端和第二端，并且靠近半导体管芯的周边延伸。缺陷检测传感器包括多个信号产生结构，每个信号产生结构耦接到相应的电阻路径，并被配置为向电阻路径提供测试信号。微控制器被配置成控制信号产生结构以生成测试信号，获取每个电阻路径中的测试信号，通过对所获取的测试信号执行分析来测试电阻路径的电特性，并基于所获取的测试信号的分析结果来检测半导体管芯中结构缺陷的存在。
半导体管芯裂纹检测器

[发明专利]在不同读取模式之间切换的设备和读取存储器的方法-CN201910019299.8有效
发明人： F·E·C·迪塞格尼;C·托尔蒂;D·曼弗雷 -专利权人：意法半导体股份有限公司
申请日： 2019-01-09 - 公布日： 2023-05-12 - 主分类号： G11C11/56 文献下载
摘要：本申请涉及在不同读取模式之间切换的设备和读取存储器的方法。存储器器件包括第一存储器扇区和第二存储器扇区，每个存储器扇区包括相应的多个局部位线，局部位线可以选择性地耦合到多个主位线。存储器器件还包括第一放大器和第二放大器以及布置在主位线与第一和第二放大器之间的路由电路。路由电路包括：布置在第一下部主位线和第一放大器的第一输入之间的第一下部开关；布置在第一下部主位线和第二放大器的第一输入之间的第二下部开关；布置在第一上部主位线和第一放大器的第一输入之间的第一上部开关；布置在第一上部主位线和第二放大器的第一输入之间的第二上部开关。第一和第二放大器的第二输入分别耦合到第二下部主位线和第二上部主位线。
不同读取模式之间切换设备存储器方法

[发明专利]用于差分存储器的实时更新方法、差分存储器和电子系统-CN201910013493.5有效
发明人： F·E·C·迪塞格尼 -专利权人：意法半导体股份有限公司
申请日： 2019-01-07 - 公布日： 2023-04-07 - 主分类号： G06F8/658 文献下载
摘要：本公开涉及用于差分存储器的实时更新方法、差分存储器和电子系统。一种用于管理差分存储器的方法，包括：将与第一信息内容相关联的第一逻辑数据存储在差分存储器的辅助存储器模块中；在保持包含在主存储器模块的第一子模块中的第一逻辑数据不变的同时，通过重写与第一信息内容相关联的第二逻辑数据，来将与第二信息内容相关联的第三逻辑数据存储在主存储器模块的第二子模块中；当第三逻辑数据被存储时，响应于用于读取第一信息内容的请求，以单端模式从辅助存储器模块读取第一逻辑数据；否则，从第一子模块读取第一逻辑数据；并且以单端模式读取第三逻辑数据。
用于存储器实时更新方法电子系统

[发明专利]实时访问差分存储器的方法、差分存储器和电子系统-CN201910013551.4有效
发明人： F·E·C·迪塞格尼 -专利权人：意法半导体股份有限公司
申请日： 2019-01-07 - 公布日： 2023-04-07 - 主分类号： G11C13/00 文献下载
摘要：本公开涉及实时访问差分存储器的方法、差分存储器和电子系统。在实施例中，一种使用单端模式操作差分存储器的方法包括：通过将存储在第一主存储器模块中的第一逻辑数据复制到辅助存储器模块中，来将第二逻辑数据存储在差分存储器的辅助存储器模块中；刷新第一逻辑数据；接收用于读取第一逻辑数据的请求；当刷新第一逻辑数据时，响应于用于读取第一逻辑数据的请求，在刷新第一逻辑数据时取出第二逻辑数据；以及当不刷新第一逻辑数据时，响应于用于读取第一逻辑数据的请求，取出第一逻辑数据。
实时访问存储器方法电子系统

[发明专利]处理系统、相关集成电路、设备和方法-CN202210307487.2在审
发明人： R·科隆波;N·B·格罗西尔;F·E·C·迪塞格尼 -专利权人：意法半导体股份有限公司;意法半导体应用有限公司
申请日： 2022-03-25 - 公布日： 2022-09-30 - 主分类号： G06F11/14 文献下载
摘要：本公开的各实施例涉及处理系统、相关集成电路、设备和方法。一种硬件配置电路对经编码的生命周期数据进行读取和解码，并且将经解码的生命周期数据提供给硬件电路。复位电路监测经由复位端子接收的外部复位信号，并且响应于确定外部复位信号而具有第一逻辑电平，执行复位、配置和等待阶段。复位电路等待直至外部复位信号具有第二逻辑电平。通信接口在等待阶段期间被激活，并且被配置为接收请求。当请求包括给定参考密码并且复位电路处于等待阶段时，硬件验证电路生成生命周期提前请求信号。当生命周期提前请求信号被设置时，写入电路写入被存储在非易失性存储器中的经编码的生命周期数据的位，从而使生命周期提前到给定预定生命周期阶段。
处理系统相关集成电路设备方法

[实用新型]用于非易失性存储器设备的电压产生电路和电子装置-CN202120243583.6有效
发明人： M·F·佩罗尼;F·E·C·迪塞格尼;M·拉帕拉卡;C·托尔蒂 -专利权人：意法半导体股份有限公司
申请日： 2021-01-28 - 公布日： 2022-05-03 - 主分类号： G11C13/00 文献下载
摘要：本公开的各实施例涉及用于非易失性存储器设备的电压产生电路和电子装置。电压产生电路，用于具有存储器阵列的存储器，存储器阵列具有被耦合到相应的字线和局部位线的多个存储器单元，每个存储器单元具有存储元件和选择器元件，双极晶体管被耦合到存储元件，用于在读取或验证操作期间单元电流的选择性流动，以及选择器元件的基极端子被耦合到相应的字线；与每个位线相关联的是具有控制端子的偏置晶体管，并且该电路为该控制端子产生共源共栅电压；驱动级被耦合到每个字线的一端。使用本实用新型提供了一些优点，诸如存储器单元占用的总面积减小，并且所产生的存储器设备的集成密度更高。
用于非易失性存储器设备电压产生电路电子装置

[发明专利]具有程序驱动器电路的非易失性存储器设备-CN202110558365.6在审
发明人： F·E·C·迪塞格尼;L·卡佩奇;M·卡里希米;V·拉纳;C·托尔蒂 -专利权人：意法半导体股份有限公司;意法半导体国际有限公司
申请日： 2021-05-21 - 公布日： 2021-11-30 - 主分类号： G11C13/00 文献下载
摘要：本公开的各实施例涉及具有程序驱动器电路的非易失性存储器设备，包括：呈行和列的存储器单元阵列；多条局部位线，每列的存储器单元被耦合到对应的局部位线；多条主位线，每条主位线可耦合到对应的局部位线子集；多个程序驱动器电路，每个程序驱动器电路具有对应的输出节点并且在对应的输出节点中注入编程电流，每个输出节点可耦合到对应的主位线子集。每个程序驱动器电路还包括对应的限制器电路，对应的限制器电路针对对应的子集的每条主位线被电耦合到对应的感应节点，对应的感应节点的电压在写入期间取决于对应的主位线上的电压。在对应的感应节点中的任何感应节点上的电压超过参考电压的情况下，每个限制器电路关断对应的编程电流。
具有程序驱动器电路非易失性存储器设备

[实用新型]非易失性存储器装置以及电子设备-CN202022626117.4有效
发明人： F·E·C·迪塞格尼;M·F·佩罗尼;C·托尔蒂;G·斯卡迪诺 -专利权人：意法半导体股份有限公司
申请日： 2020-11-13 - 公布日： 2021-08-17 - 主分类号： G11C16/08 文献下载
摘要：本公开的实施例涉及非易失性存储器装置以及电子设备。非易失性存储器装置包括耦合到字线的存储器单元阵列和行解码器，行解码器包括第一和第二下拉级，第一和第二下拉级被布置在阵列的相对侧上，对于每个第一字线，第一和第二下拉级分别包括对应的第一和第二下拉开关电路，第一和第二下拉开关电路分别被耦合到第一字线的第一点和第二点。行解码器还包括上拉级，对于每个第一字线，上拉级包括对应的上拉开关电路，上拉开关电路是电可控的，以便：在取消选择第一字线的步骤中，将第一点耦合到电源节点；并且在选择第一字线的步骤中，将第一点从电源节点解耦。利用本公开的实施例，非对称解码器使得能够减小所使用的面积，而不会损害字线的选择质量。
非易失性存储器装置以及电子设备

[发明专利]非易失性存储器设备的位线电压产生电路和对应的方法-CN202110119728.6在审
发明人： M·F·佩罗尼;F·E·C·迪塞格尼;M·拉帕拉卡;C·托尔蒂 -专利权人：意法半导体股份有限公司
申请日： 2021-01-28 - 公布日： 2021-08-13 - 主分类号： G11C13/00 文献下载
摘要：本公开的各实施例涉及非易失性存储器设备的位线电压产生电路和对应的方法。一种实施例电压产生电路，用于具有存储器阵列的存储器，存储器阵列具有被耦合到相应的字线和局部位线的多个存储器单元，每个存储器单元具有存储元件和选择器元件，双极晶体管被耦合到存储元件，用于在读取或验证操作期间单元电流的选择性流动，以及选择器元件的基极端子被耦合到相应的字线；与每个位线相关联的是具有控制端子的偏置晶体管，并且该电路为该控制端子产生共源共栅电压；驱动级被耦合到每个字线的一端。该电路基于参考电压产生共源共栅电压，该参考电压是驱动级、字线以及存储器单元上的电压降的仿真的函数，是由于与对应的选择器元件相关联的电流而产生的。
非易失性存储器设备电压产生电路对应方法

[发明专利]具有用于高速驱动字线的电路的相变存储器装置-CN201710469661.2有效
发明人： C·托尔蒂;F·E·C·迪塞格尼;D·曼弗雷;M·菲多尼 -专利权人：意法半导体股份有限公司
申请日： 2017-06-20 - 公布日： 2021-07-16 - 主分类号： G11C13/00 文献下载
摘要：本公开涉及具有用于高速驱动字线的电路的相变存储器装置。例如，该存储器装置包括驱动电路(34)，该驱动电路(34)具有：控制电路(42，44，46)；第一上拉MOSFET和第二上拉MOSFET，该第一上拉MOSFET和该第二上拉MOSFET串联连接在被设置成第一电源电压的第一电源节点和该字线之间；第一下拉MOSFET和第二下拉MOSFET，该第一下拉MOSFET和该第二下拉MOSFET串联连接在该字线与被设置成参考电势的第二电源节点之间；以及偏置MOSFET，该偏置MOSFET连接在该字线与被设置成比该第一电源电压高的第二电源电压的第三电源节点之间。该第一上拉MOSFET和该第二上拉MOSFET以及该第一下拉MOSFET和该第二下拉MOSFET具有比该偏置MOSFET的击穿电压低的击穿电压。
具有用于高速驱动电路相变存储器装置

[发明专利]存储器设备及其操作方法-CN202011539051.3在审
发明人： M·F·佩罗尼;F·E·C·迪塞格尼;M·卡鲁索;C·托尔蒂 -专利权人：意法半导体股份有限公司
申请日： 2020-12-23 - 公布日： 2021-07-09 - 主分类号： G11C8/10 文献下载
摘要：本公开的各实施例涉及存储器设备及其操作方法。实施例的非易失性存储器设备包括以行和列布置的存储器单元的阵列；多个局部位线；以及多个主位线，每个主位线可耦合到局部位线的对应的子集。每个列的存储器单元被耦合到对应的局部位线。存储器设备还包括列解码器，列解码器可以被电子地控制以便将每个主位线耦合到局部位线的对应的子集的选择的局部位线。列解码器将每个主位线耦合到对应的选择的局部位线的两个不同的点。
存储器设备及其操作方法

[发明专利]包括具有上拉级的行解码器的非易失性存储器装置-CN202011490378.6在审
发明人： F·E·C·迪塞格尼;M·F·佩罗尼;C·托尔蒂;D·曼弗雷 -专利权人：意法半导体股份有限公司
申请日： 2020-12-16 - 公布日： 2021-06-18 - 主分类号： G11C13/00 文献下载
摘要：本公开的各实施例涉及包括具有上拉级的行解码器的非易失性存储器装置。示例性非易失性存储器装置包括耦合到字线的存储器单元阵列和行解码器，该行解码器包括下拉级和上拉级，针对每个第一字线，该上拉级包括：对应的控制电路和对应的上拉开关电路，该控制电路生成对应的控制信号，该上拉开关电路经由控制信号被控制，以便将字线耦合到电源或者将字线从电源解耦。控制电路包括：电流镜和串联电路，该电流镜将电流注入到内部节点，基于对相应的字线的选择/取消选择，该串联电路将对应的内部节点耦合到接地或者将对应的内部节点从接地解耦，以使对应的内部节点上的电压降低/增加。每个控制信号是取决于对应的内部节点上的电压。
包括具有上拉级解码器非易失性存储器装置

1
2
下一页»
尾页
共 26 条