专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]快速高效产生cache一致性测试C程序的系统及方法-CN202010582371.0有效
  • 张炜;郑丰翔;余红斌 - 上海赛昉科技有限公司
  • 2020-06-23 - 2023-05-09 - G06F8/41
  • 本发明涉及计算机程序技术领域,具体涉及一种快速高效产生cache一致性测试C程序的系统及方法,包括UVM测试平台,所述UVM测试平台内设置action部件、cfg部件、scenario部件和scheduler部件模块,在脚本解析yaml文件后通知所述UVM测试平台,所述UVM获取到基本的参数配置后生成场景文件,经脚本调度仿真后,输出生成目标文件;本发明基于SV/UVM base,构建出的轻量级generator,能快速高效产生大量得cache coherency测试C用例;生成构造场景的同时,生成场景coverage文件,从而保证了该装置生成的场景具有覆盖性和丰富性;生成构造场景的同时,生成trace yaml文件,方便后期debug,为后期的debug提供了便利。
  • 快速高效产生cache一致性测试程序系统方法
  • [发明专利]一种CPU数据读取装置及方法-CN202010504687.8有效
  • 郑丰翔;余红斌;张炜 - 上海赛昉科技有限公司
  • 2020-06-05 - 2023-03-24 - G06F9/30
  • 本发明涉及数据处理技术领域,具体涉及一种CPU数据读取方法,本发明中,CPU上电工作后,在DMA收到数据0后把数据写入Memory的0x1000地址,并通知CPU进行读取;CPU将AT模块的select设置为0,并读取0x1000地址的数据,通过AT模块将数据返回给Cache,Cache保存数据0,并将数据返回给CPU,完成读取;当select为0时,把从Cache来的0x1000~0x1FFF范围的请求地址映射到memory的0x1000~0x1FFF;而当select为1时,把从Cache来的0x2000~0x2FFF范围的请求地址映射到memory的0x1000~0x1FFF。另外,如果select为0时,Cache发送0x2000~0x2FFF范围的地址,AT会把这笔请求丢弃;同理,如果select为1时,Cache发送0x1000~0x1FFF范围的地址,AT也会丢弃,本发明的方法让CPU既能从Cache拿数据,又能解决无法拿到新数据的问题,从而提高访问速度,提高性能。
  • 一种cpu数据读取装置方法
  • [发明专利]用于调试cache一致性C用例的GUI界面方法及电子设备-CN202010582436.1有效
  • 张炜;郑丰翔;余红斌 - 上海赛昉科技有限公司
  • 2020-06-23 - 2023-03-24 - G06F9/451
  • 本发明涉及计算机程序技术领域,具体涉及一种用于调试cache一致性C用例的GUI界面方法及电子设备,包括以下步骤:S1生成cache一致性混合场景,并以特定的格式输出到yaml文件中;S2运行gui.py脚本,解析生成的yaml文件;S3初始化显示界面,创建场景窗口、信息窗口和命令窗口,通过监视按键输入;S4通过按键信息收集更新GUI界面;S5判断按键信息收集更新GUI界面是否需要更新界面大小;S6若需要更新界面大小,则返回S3;若不需要更新界面大小则退出;S7若退出时需要继续继续监视,则返回S3的监视按键输入继续监视,否则选择ESC,退出调试结束,本发明基于GUI界面调试,同一场景,高亮显示,分布清楚;自动筛选目标地址,顺序打印,脉络清晰,方便debug。
  • 用于调试cache一致性gui界面方法电子设备
  • [发明专利]加速palladium Z1打印仿真log的方法及系统-CN202111353513.7在审
  • 郑丰翔;张炜;余红斌 - 广东赛昉科技有限公司
  • 2021-11-16 - 2022-03-25 - G06F3/12
  • 本发明涉及计算机语言技术领域,具体涉及一种加速palladiumZ1打印仿真log的方法及系统,包括以下步骤:定义大表及中间缓存的空表,并以此自定义变量字符转换打印函数;自定义自定义缓存空间、头指针和写指针,同时初始化缓存空间;调用zprint_str函数,并在zprint_str函数中实现zprint_inner函数,进入log打印;定义zprint_flush函数,在触发打印log条件时,将缓存的数据往log file里面打印。本发明通过查表的方式替代传统的fprintf or sprintf打印函数,从而实现变量到字符的转化,达到在pz1上提速打印log的目的。同时缓存log于内存中,等待出错再写入文件,节约存储,方便阅读和debug。
  • 加速palladiumz1打印仿真log方法系统
  • [发明专利]CPU验证仿真管理实现方法及系统-CN202111373434.2在审
  • 郑丰翔;张炜;余红斌 - 广东赛昉科技有限公司
  • 2021-11-19 - 2022-03-22 - G06F11/22
  • 本发明涉及CPU技术领域,具体涉及一种CPU验证仿真管理实现方法及系统,包括public domain,用于所有项目共用,是工具的公共部分,包括Global variable manager、Environment variable manager、project manager、flow manager、tests manager、jobs manager、rgr list manager及summary manager;project domain,用于定义proj.vt文件,是每个项目独立的部分,为项目定制个性化功能,并由每个项目自定义实现。本发明统一验证平台,可控性强,能对所有的平台和服务器资源进行集中调度共用模块,不同验证平台相同或类似的功能,只需要存在一份于工具内即可。扩展性强,不同验证平台可以很容易对工具进行扩展,以实现其独有的功能。灵活性好,基于python脚本,易于编写。
  • cpu验证仿真管理实现方法系统
  • [发明专利]一种RISCV架构debug功能验证方法及系统-CN202111542262.7在审
  • 郑丰翔;蔡元婧;张炜;余红斌 - 广东赛昉科技有限公司
  • 2021-12-16 - 2022-03-18 - G06F11/22
  • 本发明涉及CPU技术领域,具体涉及一种RISCV架构debug功能验证方法及系统,本发明使用仿真工具编译Testbench,生成仿真执行文件;使用RISCV Toolchain编译CPU testcase,并转换为hex文件,供Testbench加载到DUT CPU上;使用host toolchain编译c model和model test,得到.so动态库;运行仿真执行文件,并通过参数传递hex文件和so库文件,实现仿真执行文件加载;通过model test和DUT CPU test协同完成对RISCV架构的Debug功能的验证。本发明灵活,验证人员可以根据自己的需求定制用例。仿真时间短,调试简单,定位问题简单,验证周期短,能迅速收敛。修改用例或者模型,不需要重新编译DUT和Testbench。
  • 一种riscv架构debug功能验证方法系统
  • [发明专利]一种基于RISCV架构的中断验证方法及系统-CN202110798613.4在审
  • 郑丰翔;张炜;余红斌 - 广东赛昉科技有限公司
  • 2021-07-15 - 2021-11-16 - G06F11/22
  • 本发明涉及中断验证技术领域,具体涉及一种基于RISCV架构的中断验证方法及系统,包括:RTL设计模块,连接状态寄存器,通过对状态寄存器的操作,实现随机注入不同类型的中断以及随机配置产生处理中断特权模式;缓存模块,用于在处理完中断异常后,通过对应的xret指令返回并存放不同的特权模式的指令;检查模块,用于在插入中断的时候,屏蔽check,并且在插入随机中断后,做check的调整;中断信号发生装置,用于与所述RTL设计模块、缓存模块及检查模块进行连接交互。本发明在模块验证阶段,通过force手段验证复杂的中断场景,将中断的验证场景覆盖全面,使得中断的验证更快收敛。
  • 一种基于riscv架构中断验证方法系统
  • [发明专利]一种RISCV架构多核CPU CoSim比对方法及系统-CN202110683919.5在审
  • 郑丰翔;王仕文;张炜;余红斌 - 广东赛昉科技有限公司
  • 2021-06-21 - 2021-11-16 - G06F9/30
  • 本发明涉及CPU技术领域,具体涉及一种RISCV架构多核CPUCoSim比对方法及系统,所述方法依次定义函数mcc_item_create、函数mcc_item_exec、函数mcc_item_commit和函数mcc_store_perform进行维护Model的load和store指令状态,将load和store指令拆分为多个动作,通过采集DUT动作的时刻,进行控制model执行的时间,使得执行DUT CPU的执行流水线时与DUT完全匹配,进而完成多核CPU CoSim比对。本发明将Model的load和store指令的一个动作,拆分为多个动作,并采集DUT动作的时刻,精确控制model执行的时间,从而达到和DUT完全匹配,进而实现对现有功能模型改动极小的情况下,让model与DUT可以进行CoSim比对,具有很强的市场应用前景。
  • 一种riscv架构多核cpucosim方法系统
  • [发明专利]一种最小FPGA CPU验证系统及方法-CN202110737197.7在审
  • 郑丰翔;张炜;余红斌 - 广东赛昉科技有限公司
  • 2021-06-30 - 2021-10-01 - G06F9/455
  • 本发明涉及FPGA技术领域,具体涉及一种最小FPGA CPU验证系统及方法,包括由CPU、RAM和UART组成的FPGA端及装有控制软件controllersoftware的PC端,所述FPGA端的UART口通过串口线与所述PC端的串口相连,工作时,FPGA端CPU上电启动bootcode,bootcode代码循环等待UART数据。PC端Controllersoftware发送命令,通过COM口传给UART。FPGA端CPU收到UART的数据,执行相应命令的处理函数。本发明的FPGA CPU验证系统极为精简,只需要CPU、UART、RAM即可组成,并具备更新测试程序便捷的特性,具有很强的市场应用前景。
  • 一种最小fpgacpu验证系统方法

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