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[发明专利]基于互联网络的对等视频监控方法-CN200710021633.0无效
发明人： 袁定伍 -专利权人：苏州鹞鹰数据技术有限公司
申请日： 2007-04-19 - 公布日： 2007-09-12 - 主分类号： H04N7/18 文献下载
摘要：一种基于互联网络的对等视频监控方法，由监控节点、客户节点、服务节点这三种类型的节点基于现有互联网组成视频监控网络，其中，监控节点是一台具备视频功能的网络装置，对视频信号的数字化及压缩编码，并通过网络直接将视频数据发送至客户节点；客户节点是一台具备联网功能的终端设备，直接通过网络从监控节点获取监控视频数据，经过视频解码后显示；服务节点是一台具备公网IP地址的网路设备，协助客户节点与监控节点建立直接的网络连接，从而实现监控节点与客户节点的直接数据交换。本发明摒弃了现有网络视频监控系统中视频服务器这一性能瓶颈，提出了一种客户节点与监控节点对等(peer to peer)进行直接数据交换方案，从而彻底解决了现有视频监控技术不可解决的矛盾。
基于互联网络对等视频监控方法

[发明专利]基于块内降采样的AVS－M视频编码快速运动估计方法-CN200710021634.5无效
发明人： 袁定伍;刘东华 -专利权人：苏州鹞鹰数据技术有限公司
申请日： 2007-04-19 - 公布日： 2007-09-12 - 主分类号： H04N7/26 文献下载
摘要：一种基于块内降采样的AVS－M视频编码快速运动估计方法，涉及视频压缩技术领域，本发明在采用SAD准则进行块匹配的视频压缩算法中，对块16×16、块16×8、块8×16、块8×8四种块划分模式中的任意一种块，通过块内间隔采样象素点的象素采样方式进行计算，即在块内象素点矩阵排列中，按间隔的方式对每行和每列中的象素点进行采样。相对于全采样SAD方法，本发明将采样的搜索算法的计算复杂性大大降低，降低幅度可以达到50％；峰值信噪比PSNR略微有所降低，但其视觉质量几乎没有变化；码率略微有所增加。总体上，编码效率有很大的提高。
基于块内降采样 avs 视频编码快速运动估计方法

[实用新型]高速数字信号采集回放卡-CN200520070518.9无效
发明人： 袁定伍 -专利权人：苏州鹞鹰数据技术有限公司
申请日： 2005-04-04 - 公布日： 2006-06-28 - 主分类号： G06F3/00 文献下载
摘要：一种高速数字信号采集回放卡，其特征在于：电路由数字信号采集模块、数字信号回放模块、数字信号电平转换模块、缓冲管理模块及系统总线接口模块五部分组成，数字信号采集模块包括信号接口开关和串/并转换逻辑；数字信号回放模块包括并/串转换逻辑、信号接口开关和时钟控制电路；数字信号电平转换模块包括采集信号电平转换逻辑和回放信号电平转换逻辑；缓冲管理模块包括数据缓存FIFO和数据交叉开关；系统总线接口模块包括PCI/cPCI总线控制器和PCI/cPCI总线控制逻辑。本实用新型能实现多种数字信号类型的高速采集与回放，支持TTL、LvTTL、CMOS、ECL四种信号电平，支持0～300Mbps的数字信号采集与32～180Mbps的信号回放，总线传输速率＞100MB/s。
高速数字信号采集回放

[实用新型]高速高精度模拟信号采集回放卡-CN200520070520.6无效
发明人： 袁定伍 -专利权人：苏州鹞鹰数据技术有限公司
申请日： 2005-04-04 - 公布日： 2006-06-28 - 主分类号： G06F3/05 文献下载
摘要：一种高速高精度模拟信号采集回放卡，其特征在于：电路由模拟信号采集模块、模拟信号回放模块、缓冲管理模块、高速串行数据接口模块以及系统总线接口模块五部分组成；所述模拟信号采集模块包括信号调理电路、A/D转换电路和高稳定度时钟电路；所述模拟信号回放模块包括D/A转换电路、放大反馈电路和时钟电路；所述缓冲管理模块包括多级数据缓冲FIFO、采集样点存储器及数据交叉选择电路；所述高速串行数据接口模块采用TLK4015作为高速串行数据接口；所述系统总线接口模块包括PCI/cPCI总线控制器和PCI/cPCI总线控制逻辑。本实用新型能够实现模拟信号的高速高精度采集、采集样点高速缓存、采集数据的实时外部存储以及原始数据的模拟回放。其主要技术指标如下：1.采集精度：14bit；2.采样率：32～200MSPS；3.回放速率：32～160MHz；4.样点缓存：2～4GB；5.信噪比：＞71dB；6.采集时钟稳定度：优于1E10－9。
高速高精度模拟信号采集回放

[实用新型]高速数据存储设备-CN200520070519.3无效
发明人： 袁定伍 -专利权人：苏州鹞鹰数据技术有限公司
申请日： 2005-04-04 - 公布日： 2006-06-28 - 主分类号： G06F12/00 文献下载
摘要：一种高速数据存储设备，其特征在于：电路由数据输入/输出模块、数据分拆/合并模块、数据校验模块、硬盘接口模块四部分组成；数据输入/输出模块包括PCI/cPCI总线控制器及控制逻辑、大容量FIFO以及数据块缓冲区；数据分拆/合并模块包含数据分拆逻辑、数据合并逻辑、一组N个小数据块缓冲区、数据缓冲管理及相关控制电路；数据校验模块包括XOR逻辑、校验块缓冲区及相关控制电路；硬盘接口模块包括高速数据接口和SCSI接口控制器。本方案对于要存储的数据进行分布式并行处理，支持超过400MB/s的持续数据存储和读取速率，支持各种PCI和cPCI总线的数据采集与回放卡，使得高端数据采集应用的实时数据存储和回放成为可能。
高速数据存储设备