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[发明专利]任意地址PCIE DMA读写实现方法、设备及系统-CN202210293600.6在审
发明人： 苏庆会;冯驰;李银龙;王斌;王中原;王凯霖;刘苗苗 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2022-03-24 - 公布日： 2022-12-27 - 主分类号： G06F13/28 文献下载
摘要：发明提出了一种任意地址PCIE DMA读写实现方法、设备及系统，所述方法包括以下步骤：FPGA根据起始地址和长度信息以DW为单位封装出多个TLP读请求包发送给PCIE IP CORE，并将有效信息记录下来；在数据接收模块收到TLP读完成包时，先将TLP读完成包的数据缓存到FIFO中，再根据缓存的有效信息将接收数据从缓存FIFO中读取出来，对接收数据进行调整，最后将完整连续的有效数据发送给下游模块，完成DMA读操作。本发明能够实现获取任意地址内存数据或向任意地址内存写数据。
任意地址 pcie dma 读写实现方法设备系统

[发明专利]一种安全网关及其数据处理方法-CN201811462984.X有效
发明人： 苏庆会;刘武忠;余军;武元杰;吴世勇;王斌;杨光;李银龙;王凯霖;徐诺 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2018-12-03 - 公布日： 2022-04-15 - 主分类号： H04L12/66 文献下载
摘要：本发明提供一种安全网关，包括中央处理器模块，中央处理器模块包括通过内部通信总线相连接的ARM处理器和FPGA；ARM处理器，分别与安全模块、存储模块和通讯接口模块连接，用于处理包括握手协商、密钥管理和策略管理的网络数据；FPGA，分别与网络接口模块、程序接口模块连接，用于业务数据的高速处理；FPGA中包括协议解析单元、搜索单元、SNAT转换单元、校验计算单元、加解密单元、DMA单元和数据封装单元。另外，本发明还提供一种应用上述安全网关的数据处理方法。本发明使数据能够被高速和有效处理，且数据在传输的过程中能够保证安全传输和处理。
一种安全网关及其数据处理方法

[发明专利]一种基于FPGA的SNAT系统及方法-CN201910252693.6有效
发明人： 苏庆会;余军;武元杰;刘武忠;吴世勇;王斌;杨光;李银龙;王凯霖;徐诺 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2019-03-29 - 公布日： 2022-04-15 - 主分类号： H04L61/2503 文献下载
摘要：本发明提供了一种基于FPGA的SNAT系统及方法，包括RAM块单元、A端口单元、B端口单元和内网接口单元、外网接口单元；RAM块单元用于联合A端口单元进行SNAT转换和SNAT链接跟踪；A端口单元用于FPGA接收内网接口单元或外网接口单元传输的IP数据包，并通过RAM块单元采用HASH散列循环查找的方式进行SNAT转换和SNAT链接跟踪；B端口单元用于进行RAM块单元中SNAT表项的周期维护；内网接口单元和外网接口单元用于接收IP数据包。本发明通过设计FPGA中的内部资源RAM块单元，采用8个RAM块并行，减少因为没有散列到而浪费的概率，使得RAM资源得到较好的利用，较大发挥了FPGA的性能。
一种基于 fpga snat 系统方法

[发明专利]一种提高芯片的SPI接口频率的方法-CN202110595651.X有效
发明人： 苏庆会;冯驰;李银龙;王斌;王中原 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2021-05-29 - 公布日： 2022-03-25 - 主分类号： G06F13/42 文献下载
摘要：本发明提供一种提高芯片的SPI接口频率的方法。该方法包括：步骤1：分别确定SPI主设备的建立时间Tds、保持时间Tdh和MISO信号的路径延时Tdelay；步骤2：采用延迟时钟采样的方法，根据不同的采样时钟周期延迟数量，结合MISO信号的路径延时Tdelay，计算出SPI时钟频率的可调整区间；步骤3：在所述SPI时钟频率的可调整区间中选取一个稳定的时钟频率，以实现SPI接口高效数据传输。本发明的SPI主设备延迟采样时钟对MISO信号进行准确采样，可以提高SPI的时钟频率，有效提高SPI接口的传输效率；同时SPI主设备调整延迟采样时钟数量，可以适配出不同频率的SPI时钟，具有很好的灵活性。
一种提高芯片 spi 接口频率方法

[发明专利]一种智能卡的多功能识别系统及方法-CN202010229783.6有效
发明人：刘熙胖;苏庆会;梁松涛;徐诺;刘武忠;王凯霖 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2020-03-27 - 公布日： 2022-03-11 - 主分类号： G06K7/00 文献下载
摘要：本发明提出一种智能卡的多功能识别系统，包括：卡座单元，包括9针管脚，用于装置SIM卡或存储卡；9针管脚中第5管脚为探测管脚，在装置SIM卡时，探测管脚的电平设计为低电平；在装置存储卡时，探测管脚的电平设计为高电平；转换开关单元，用于在探测到探测管脚的电平为低电平时，将SIM卡的6针管脚转接到基带处理器BP的SIM连线上进行SIM卡和基带处理器BP之间的物理连接；还用于在探测到探测管脚的电平为高电平时，将存储卡的9针管脚转接到应用处理器AP的相应存储卡线和探测线上进行存储卡和所述应用处理器AP之间的物理连接；本发明有效利用终端上的卡座，提高智能终端的空间利用率，并且能够识别SIM卡和存储卡。
一种智能卡多功能识别系统方法

[发明专利]PCIE应用层数据接收过程中的流控系统及方法-CN202110615636.7有效
发明人： 苏庆会;冯驰;王中原;乔绍虎;卫志刚 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2021-06-02 - 公布日： 2022-02-22 - 主分类号： G06F13/42 文献下载
摘要：本发明属于计算机技术领域，具体涉及一种PCIE应用层数据接收过程中的流控系统及方法，该系统包括PCIE设备和主机，所述PCIE设备包括PCIE IP核、读请求发送模块、数据接收模块、排序缓冲区、数据读取模块和流控模块，所述PCIE IP核通过PCIE接口与主机进行高速数据交互。本发明由发送端连续发送读请求，接收端根据排序情况，实现对发送端的反馈，通过控制发送端的发包动作，来实现排序过程中的流控，防止排序过程中的数据流溢出；同时本发明将PCIE IP核、主机和排序缓冲区当成一个“FIFO”，由流控模块根据读请求发送模块反馈的写完成指针1和数据读取模块反馈的读完成指针来实现对“FIFO”内压数据包数量的控制，进一步保证数据流不丢失。
pcie 应用数据接收过程中的系统方法

[发明专利]一种大数据块迭代的高速处理方法、FPGA装置和系统-CN202110876347.2有效
发明人： 苏庆会;冯驰;李银龙;王斌;王中原;刘苗苗 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2021-07-31 - 公布日： 2022-02-22 - 主分类号： G06F3/06 文献下载
摘要：本发明提供一种大数据块迭代的高速处理方法、FPGA装置和系统，当某个算法通道通过PCIE IP内核接收主机写入的命令字后，根据所述命令字、累计已读取的源数据的长度、前缓冲区当前可用空间大小确定本次读取长度和起始地址，并根据本次读取长度和起始地址生成DMA请求发送至主机；主机根据所述DMA请求返回TLP完成包；所述算法通道接收到所述TLP完成包后，将所述TLP完成包中的源数据缓存至前缓冲区，按照单次迭代的运算数据量依次分段从前缓冲区读取源数据进行迭代运算处理，并在迭代完成后，将所述运算结果按照所述目的地址写入主机内存。
一种数据块迭代高速处理方法 fpga 装置系统

[发明专利]一种基于FPGA的对称加解密方法及系统-CN202010662855.6有效
发明人：吴世勇;李银龙;王斌;冯驰;王中原;卫志刚;徐诺;王凯霖;苏庆会 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2020-07-10 - 公布日： 2022-02-18 - 主分类号： G06F21/60 文献下载
摘要：本发明提出了一种基于FPGA的对称加解密方法及系统，系统包括：正向FIFO缓存队列、反向FIFO缓存队列、算法池以及控制模块，所述算法池包括多个对称算法模块，每个对称算法模块分别用于对密钥段进行密钥扩展得到对应子密钥，并对相应待处理数据段进行加解密处理；控制模块按照固定字节R对待处理数据包ai进行分组为密钥段、待处理数据段；并将密钥段分别发送给算法池中的多个对称算法模块进行密钥扩展，依次向多个对称算法模块分配相应待处理数据段，接收对应的完成数据段并依次传输给反向FIFO缓存队列中,能够提高算法池的资源利用率，进一步提升了对单个待处理数据包的加解密效率。
一种基于 fpga 对称解密方法系统

[发明专利]一种PCIE设备、基于SR-IOV的数据包有序传输方法和系统-CN202011064015.6有效
发明人： 苏庆会;吴世勇;李银龙;冯驰;王凯霖;王斌;王中原 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2020-09-30 - 公布日： 2022-02-18 - 主分类号： G06F13/38 文献下载
摘要：本发明提供一种PCIE设备、基于SR‑IOV的数据包有序传输方法和系统；该方法包括：生成N个各自独立的DMA读请求；按照预设的轮询规则轮询N个DMA读请求中的TLP请求包，即：当前轮询过程中，分别先后收集一个DMA读请求中的TLP请求包，直至收集完一个DMA读请求中的所有TLP请求包；然后进行下一个DMA读请求的轮询过程；为各个TLP请求包分配排序标签；将携带有排序标签的TLP请求包高速传输给主机，主机形成对应的TLP完成包，每个TLP完成包均携带有请求者标识信息和排序标签；统一接收主机通过PCIE内核高速传输的TLP完成包，根据各TLP完成包的排序标签对各TLP完成包进行统一排序；根据各TLP完成包携带的请求者标识信息依次返回统一排序后的TLP完成包。
一种 pcie 设备基于 sr iov 数据包有序传输方法系统

[发明专利]一种多功能智能卡的通信系统及方法-CN202010229784.0有效
发明人：刘熙胖;苏庆会;梁松涛;徐诺;刘武忠;王凯霖 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2020-03-27 - 公布日： 2022-02-11 - 主分类号： H04W8/20 文献下载
摘要：本发明提出一种多功能智能卡的通信系统，包括：多功能卡座、多功能智能卡、应用处理器AP和基带处理器BP，应用处理器AP包括软SIM模块、基带处理器包括远程SIM卡；多功能卡座，用于设置多功能智能卡；多功能智能卡，支持SIM卡功能、存储卡功能和密码卡功能，根据接收的通信请求信息选择至少一种功能进行处理，并发送返回消息；应用处理器AP，通过软SIM模块向多功能智能卡发送通信请求信息，并获取多功能智能卡的返回信息；基带处理器BP，用于通过远程SIM卡接收软SIM模块发送的返回信息；本发明能够有效利用终端上的卡座和设计的多功能智能卡，提高智能终端的空间利用率，并且能够支持多样化功能。
一种多功能智能卡通信系统方法

[发明专利]一种PCIE设备、基于PCIE设备的数据传输方法和系统-CN202011064470.6有效
发明人： 苏庆会;吴世勇;李银龙;冯驰;王凯霖;王斌;王中原 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2020-09-30 - 公布日： 2022-02-11 - 主分类号： G06F13/38 文献下载
摘要：本发明提供一种PCIE设备、基于PCIE设备的数据传输方法和系统；该方法包括：生成N个各自独立的DMA读请求；按照预设的轮询规则轮询N个DMA读请求中的TLP请求包，即：当前轮询过程中，分别先后收集每个DMA读请求中的一个TLP请求包，直至N个DMA读请求均被轮询一个DMA读请求；根据收集先后顺序为各个TLP请求包分配排序标签；通过PCIE内核将携带有排序标签的TLP请求包高速传输给主机，主机分别对接收到的TLP请求包进行处理，形成对应的TLP完成包，每个TLP完成包均携带有请求者标识信息和排序标签；统一接收主机通过PCIE内核高速传输的TLP完成包，根据各TLP完成包的排序标签对各TLP完成包进行统一排序；根据各TLP完成包携带的请求者标识信息依次返回统一排序后的TLP完成包。
一种 pcie 设备基于数据传输方法系统

[发明专利]一种基于FPGA的DMA读操作实现方法、FPGA设备以及通信系统-CN202110876348.7有效
发明人： 苏庆会;冯驰;李银龙;王斌;王中原 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2021-07-31 - 公布日： 2022-02-11 - 主分类号： G06F13/28 文献下载
摘要：本发明提供一种基于FPGA的DMA读操作实现方法、FPGA设备以及通信系统，所述方法包括：执行DMA读操作时，根据DMA读操作的有效起始地址、有效结束地址、主机配置的DMA读操作基地址以及预设地址对齐方式生成DMA读请求发送给主机，所述DMA读请求包括至少一个TLP请求包；接收主机返回的至少一个TLP完成包，根据预设排序处理位宽对各个TLP完成包进行排序处理，并删除TLP完成包中冗余的数据。本发明对于随机地址的内存，可以根据不同的接口位宽，采用不同的地址对齐方式进行数据的读取，简便了对数据的排序处理，而且在排序处理后，再进行冗余数据的删除和有效数据的重新排列，最终得到完整的有效数据；大大降低了任意内存地址数据读取的开发难度，工程结构清晰。
一种基于 fpga dma 操作实现方法设备以及通信系统

[发明专利]一种基于FPGA的多任务处理系统及方法-CN201910251092.3有效
发明人： 苏庆会;吴世勇;王斌;李银龙;杨光;余军;武元杰;王凯霖;徐诺 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2019-03-29 - 公布日： 2021-09-24 - 主分类号： G06F9/54 文献下载
摘要：本发明提供一种基于FPGA的多任务处理系统及方法，所述系统包括：FPGA芯片、主机和PCIE接口，PCIE接口连接FPGA芯片和主机，并在FPGA芯片与主机之间构建多个虚拟通道；FPGA芯片包括：DMA模块、通道任务分配器、任务处理器及通道任务收集器；DMA模块通过多个虚拟通道与主机进行数据交换，并对不同虚拟通道读/写请求按照预定的优先级关系进行控制；通道任务分配器用于接收各个虚拟通道的数据包并将其分配给任务处理器；任务处理器用于处理各虚拟通道中的数据包；通道任务收集器用于收集任务处理器处理过的数据包并将其按照预定的规则分配至对应的虚拟通道。本发明通过构建多个虚拟通道能够有效提高数据传输效率，同时，解决了传统单通道易出现数据拥塞的问题。
一种基于 fpga 任务处理系统方法

[发明专利]一种用于网络数据包加解密处理的系统及方法-CN201911375806.8有效
发明人：吴世勇;苏庆会;王斌;李银龙;王凯霖;杨光;徐诺;乔绍虎;刘武忠;陈晓;王中原;姬少峰 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2019-12-27 - 公布日： 2021-09-24 - 主分类号： H04L29/06 文献下载
摘要：本发明提出一种用于网络数据包加解密处理的系统，包括：CPU写入命令字到所述命令字FIFO，以指示待加解密处理的网络数据包已准备好，并触发所述正向DMA模块；以及将待加解密处理的网络数据包的源地址、数据长度和目的地址信息写入所述正向数据管理器中；正向DMA模块将所述正向数据管理器内的所述待加解密处理的网络数据包的源地址、数据长度信息写入通道数据命令字FIFO中；该命令字再次触发正向DMA模块，将待加解密处理的网络数据包的源地址、数据长度和目的地址转移至正向缓冲区，并根据源地址和数据长度将待加解密处理的网络数据包转移至正向缓冲区以供加解密模块进行加解密处理。本发明可减少加解密处理的拷贝，减轻CPU负担，提高加解密效率。
一种用于网络数据包解密处理系统方法

[发明专利]一种可配置通道的数据处理系统及方法-CN201910483764.3有效
发明人：李银龙;吴世勇;杨光;王斌;王凯霖;余军;武元杰;徐诺;陈晓;王中原;苏庆会 -专利权人：郑州信大捷安信息技术股份有限公司
申请日： 2019-06-05 - 公布日： 2021-02-05 - 主分类号： G06F21/60 文献下载
摘要：本发明提出了一种可配置通道的数据处理系统及方法，所述方法包括：自定义配置功能模块中的数据处理通道数量为n；基于n个数据处理通道，生成n个数据处理通道与数据发送模块、数据接收模块之间的接口信号；将功能模块例化成n个数据处理通道，并使n个数据处理通道分别通过对应的接口信号与数据发送模块、数据接收模块进行信号连接；数据发送模块复用发送数据代码，并根据预定规则向功能模块中的n个数据处理通道发送待处理的数据包；数据接收模块复用接收数据代码，并根据预定规则接收功能模块中的n个数据处理通道处理过的数据包。本发明能够在不修改代码的前提下，实现新增或减少数据处理通道，且代码可以复用，节约书写代码的时间，提高处理效率。
一种配置通道数据处理系统方法

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