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[发明专利]一种服务器系统及其通信方法-CN202310752395.X有效
发明人： 王江为;阚宏伟;张静东;郝锐;王彦伟;杨乐 -专利权人：苏州浪潮智能科技有限公司
申请日： 2023-06-25 - 公布日： 2023-09-12 - 主分类号： G06F15/173 文献下载
摘要：本发明涉及服务器技术领域，公开了一种服务器系统及其通信方法，一种服务器系统包括：至少一个第一处理器板卡和主机服务器，至少一个第一处理器板卡通过交换网络与主机服务器通信连接；其中，第一处理器板卡包括第一现场可编程门阵列芯片和第一处理器芯片；第一现场可编程门阵列芯片和第一处理器芯片之间封装互连；主机服务器，用于通过交换网络将主机数据传输给第一现场可编程门阵列芯片；第一现场可编程门阵列芯片，用于对主机数据进行处理，并接收第一处理器芯片发送的请求数据，基于处理后的主机数据和请求数据生成通信协议报文，将通信协议报文通过交换网络传输给目的处理器板卡。本发明实现服务器系统的池化加速，实现了算力资源高效布局。
一种服务器系统及其通信方法

[发明专利]一种数据处理方法、装置、设备及介质-CN202310686129.1在审
发明人：张静东;阚宏伟;王江为;王彦伟;李仁刚;郝锐 -专利权人：广东浪潮智慧计算技术有限公司
申请日： 2023-06-09 - 公布日： 2023-08-25 - 主分类号： G06F13/16 文献下载
摘要：本发明公开了一种数据处理方法、装置、设备及介质，应用于数据处理技术领域，包括：基于为第一从设备分配的总线地址空间，并通过第一高速串行计算机扩展总线标准链路将待处理数据写入所述第一从设备的存储部件，以便所述第一从设备对所述待处理数据进行处理，得到结果数据；获取所述第一从设备发送的所述结果数据；确定所述结果数据的目的地址，若所述目的地址指向第二从设备的存储空间，则通过第二高速串行计算机扩展总线标准链路将所述结果数据写入所述第二从设备的存储部件。现有技术中存在数据传输过程通信延时较高，并且硬件资源开销大的问题。本发明能够降低跨节点通信时延以及硬件资源开销。
一种数据处理方法装置设备介质

[发明专利]一种数据传输控制方法、装置、FPGA及介质-CN202011148294.4有效
发明人：王媛丽;阚宏伟;王江为;杨乐;赵坤 -专利权人：浪潮（北京）电子信息产业有限公司
申请日： 2020-10-23 - 公布日： 2023-08-11 - 主分类号： G06F5/06 文献下载
摘要：本申请公开了一种数据传输控制方法、装置、FPGA、介质，该方法包括：向接收端FPGA的第二kernel发送数据帧；接收所述第二kernel发送的ACK响应帧；根据所述ACK响应帧中的接收信用使用字段、帧响应序列号、接收端缓存剩余空间大小以及本地保存的发送信用消耗数据对本地数据发送端口的数据流量进行控制，其中，所述发送信用消耗数据表示所述第一kernel已向所述第二kernel发送的数据量。这样能够根据接收端的情况对发送端的数据传输进行自动控制，能够充分利用带宽，又不造成数据丢失。
一种数据传输控制方法装置 fpga 介质

[发明专利]一种标准串行总线设备的扩展方法、装置、介质-CN202310497921.2在审
发明人： 王江为;张静东;阚宏伟;郝锐 -专利权人：山东海量信息技术研究院
申请日： 2023-04-27 - 公布日： 2023-08-01 - 主分类号： G06F13/42 文献下载
摘要：本申请涉及通信领域，公开了一种标准串行总线设备的扩展方法、装置、介质，应用于包括总线适配器的标准串行总线设备，该方法包括：获取设计指令并解析，以获取设备设计信息；根据设备设计信息获取待获取功能电路和与待获取功能电路对应的直接内存访问模块；确定直接内存访问模块和待获取功能电路的引脚信息；根据引脚信息更新总线适配器的配置信息，以实现核心电路和待获取功能电路的通信连接。本申请通过将待获取功能电路和与其对应的直接内存访问模块与核心电路连接，无需对待获取功能电路进行适应性修改，以使PCIe设备能够快速高效的集成多种功能电路，减少设计过程中人力物力的浪费，提高PCIe设备扩展效率。
一种标准串行总线设备扩展方法装置介质

[发明专利]一种报文处理方法、系统及计算机可读存储介质-CN202111660604.5有效
发明人： 王江为;张静东;郝锐;阚宏伟 -专利权人：苏州浪潮智能科技有限公司
申请日： 2021-12-30 - 公布日： 2023-07-25 - 主分类号： H04L69/18 文献下载
摘要：本发明提供一种报文处理方法，其中在接收方向上，本发明可无需对报文进行分流处理，可避免分流处理对报文处理的时延影响；在发送方向上，主机在接收到待封装数据后，会主动判断其对应的报文类型，若为UDP类型，则会为该数据添加用于UDP报文封装的头信息，并将完成添加的待封装数据发送至UOE单元，以便该单元在接收到待封装数据后，直接利用头信息将待封装数据封装为UDP报文，无需查询Session表，可避免Session表查询对UDP报文封装的时延影响，同时也能够避免UDP报文封装对片内存储资源的占用。本发明还提供一种报文处理系统及计算机可读存储介质，具有上述有益效果。
一种报文处理方法系统计算机可读存储介质

[发明专利]用于分布式内存加密装置和用于分布式内存解密装置-CN202210180559.1有效
发明人：张静东;阚宏伟;王江为;王媛丽 -专利权人：苏州浪潮智能科技有限公司
申请日： 2022-02-25 - 公布日： 2023-07-14 - 主分类号： H04L9/08 文献下载
摘要：本发明公开了用于分布式内存加密装置和用于分布式内存解密装置。所述分布式内存加密装置包括：在各个存储节点分别设置FPGA芯片，每一存储节点的FPGA芯片包括：第一接口和第二接口分别用于FPGA芯片与本地存储节点、与其他存储节点通信；DMA引擎用于从本地存储节点的主机获取应用数据；PUF密钥生成模块用于从本地存储节点的主机获取PUF电路输入激励并生成密钥；加解密算法引擎用于基于密钥对应用数据进行加密；收发包处理引擎用于从本地存储节点的主机获取包头控制信息，并基于包头控制信息为加密数据添加信息头后发送给其他存储节点进行存储。本发明的方案解决分布式共享内存方案中数据的安全、密钥存储和CPU负载率问题。
用于分布式内存加密装置解密

[发明专利]一种RDMA网络的数据重传方法、装置及FPGA-CN202011147327.3有效
发明人：张翔宇;刘钧锴;阚宏伟;王江为;韩海跃;赵坤 -专利权人：浪潮（北京）电子信息产业有限公司
申请日： 2020-10-23 - 公布日： 2023-07-14 - 主分类号： H04L67/1097 文献下载
摘要：本发明公开了一种RDMA网络的数据重传方法、装置、FPGA及计算机可读存储介质，该方法包括：根据获取的数据传输命令，配置第一命令队列和第二命令队列；利用重传响应线程，在检测到目标重传命令时，生成重读中断；利用读响应线程传输当前命令对应的数据时，若检测到重读中断，则暂停发送当前命令对应的数据，并发送目标重传命令对应的数据；在目标重传命令对应的数据发送完成后，恢复发送当前命令对应的数据；本发明利用第一命令队列和第二命令队列的双命令队列设置，使RDMA响应端能够优先处理因以太网丢包造成的重传命令，从而保证了每个命令的实时响应性能，减少了丢失数据的重传耗时，降低了系统延时。
一种 rdma 网络数据方法装置 fpga

[发明专利]连接处理方法、系统、电子设备、服务器及可读存储介质-CN202210840515.7有效
发明人：郝锐;肖麟阁;阚宏伟;王江为;王彦伟;樊嘉恒 -专利权人：浪潮（北京）电子信息产业有限公司
申请日： 2022-07-18 - 公布日： 2023-07-14 - 主分类号： H04L67/568 文献下载
摘要：本申请公开了一种连接处理方法、系统、电子设备、服务器及可读存储介质，涉及服务器领域，该连接处理方法包括对接收到的客户端发送的TCP连接进行解析，得到客户端数据；将客户端数据存储到DDR中与TCP连接对应的预设存储空间，并判断预设存储空间中存储的客户端数据是否满足TLS处理条件；若是，对预设存储空间中存储的所有客户端数据进行TLS计算处理，将处理后的客户端数据发送至服务端；当接收到服务端反馈的服务端数据，对服务端数据进行TLS计算处理，将处理后的服务端数据封包发送至客户端。本申请能够减少设计复杂度，避免大量断包处理、状态存储及回读，同时释放了CPU资源，从而保证服务器性能。
连接处理方法系统电子设备服务器可读存储介质

[发明专利]一种服务器、异构设备及其数据处理装置-CN202310403342.7在审
发明人：张静东;阚宏伟;王江为;郝锐 -专利权人：广东浪潮智慧计算技术有限公司
申请日： 2023-04-14 - 公布日： 2023-07-07 - 主分类号： G06F9/50 文献下载
摘要：本申请公开了一种服务器、异构设备及其数据处理装置，应用于数据处理技术领域，包括：用于向各个扩展卡插槽供电的第一主板，用于进行数据处理的第一扩展卡和第二扩展卡；第一主板中设置有至少1组插槽对，每组插槽对中包括2个扩展卡插槽，且每组插槽对中的2个扩展卡插槽的收发差分线通过第一主板的电路进行连接；第一扩展卡与第一主板的第一扩展卡插槽连接，第二扩展卡与第一主板的第二扩展卡插槽连接，以通过第一主板的电路完成第一扩展卡与第二扩展卡之间的通信。应用本申请的方案，可以有效地利用扩展卡实现数据处理，且实现了与CPU的解耦，不需要占用CPU的资源。
一种服务器设备及其数据处理装置

[发明专利]一种加速卡及其MAC地址生成方法、装置和存储介质-CN202010980157.0有效
发明人：韩海跃;郝锐;王江为 -专利权人：浪潮（北京）电子信息产业有限公司
申请日： 2020-09-17 - 公布日： 2023-04-28 - 主分类号： H04L61/30 文献下载
摘要：本申请公开了一种加速卡及其MAC地址生成方法、装置和计算机可读存储介质，该方法包括：获取目标加速卡的ID编号；提取ID编号的低32位和高32位；将低32位与预设初始值进行CRC32处理以生成第一校验值；将第一校验值与高32位进行CRC32处理以生成第二校验值；将第二校验值与预设常值拼接生成目标加速卡的MAC地址。本申请通过对具有唯一性的ID编号进行拆分、CRC32等处理，可生成同样具有唯一性的MAC地址，保障了MAC地址的有效性，省却了地址冲突检验的流程，同时，本申请无需手动设计和输入，即可自动高效的完成，保障了MAC地址的生成效率，特别适用于大批量加速卡的应用场景。
一种加速卡及其 mac 地址生成方法装置存储介质

[发明专利]一种内存映射方法、系统、设备及存储介质-CN202211260324.X在审
发明人： 王江为;阚宏伟;郝锐;王彦伟 -专利权人：浪潮（北京）电子信息产业有限公司
申请日： 2022-10-14 - 公布日： 2023-03-31 - 主分类号： G06F12/109 文献下载
摘要：本申请公开了一种内存映射方法、系统、设备及存储介质，应用于存储技术领域，包括：接收主机发送的报文并按照预设的自定义传输协议解析报文，得到解析结果；根据解析结果，确定出主机本次的操作对象，操作类型以及操作内容；当操作对象为寄存器模块时，基于操作类型和操作内容进行寄存器操作；当操作对象为存储模块时，基于操作类型和操作内容进行存储器操作；其中，操作类型包括：单个地址读、单个地址写、多个非连续地址读、多个非连续地址写、连续地址读、以及连续地址写。应用本申请的方案，可以有效地实现内存映射，并且具有灵活的内存访问方式，且性能更高。
一种内存映射方法系统设备存储介质

[发明专利]一种PCIe中断处理方法、装置、设备及介质-CN202211075829.9有效
发明人：王媛丽;阚宏伟;王江为;杨乐 -专利权人：浪潮电子信息产业股份有限公司
申请日： 2022-09-05 - 公布日： 2023-01-24 - 主分类号： G06F13/24 文献下载
摘要：本申请公开了一种PCIe中断处理方法、装置、设备及介质，涉及计算机技术领域，包括：获取当前产生的内部中断信号；根据PCIe IP核输出的中断向量信号确定出当前FPGA支持的PCIe中断类型，以便根据所述PCIe中断类型确定出相应的目标中断处理机制；通过所述目标中断处理机制对所述内部中断信号进行处理，并将处理结果输入至所述PCIe IP核，以便所述PCIe IP核基于所述处理结果向中央处理器发送中断消息包。通过上述技术方案，扩展了FPGA对处理器中断的兼容性，有利于实现FPGA逻辑平台化建设。
一种 pcie 中断处理方法装置设备介质

[发明专利]一种基于FPGA云的计算优化方法、系统、存储介质及设备-CN202011571278.6有效
发明人： 王江为;阚宏伟;郝锐;杨乐 -专利权人：苏州浪潮智能科技有限公司
申请日： 2020-12-27 - 公布日： 2023-01-06 - 主分类号： G06F9/50 文献下载
摘要：本发明提供了一种基于FPGA云的计算优化方法、系统、存储介质及设备，方法包括以下步骤：将待进行计算处理的神经网络拆分为主算子和多个副算子，其中，主算子的计算量分别大于各副算子的计算量；将主算子和各副算子分别烧写到各自的FPGA卡中，以得到主FPGA卡和多个副FPGA卡；将待处理数据分别发送到主FPGA卡和多个副FPGA卡中进行计算处理；响应于各副FPGA卡完成计算处理并获知主FPGA卡未完成计算处理，将各副FPGA卡的计算结果移交到主FPGA卡进行统一处理，并确认主FPGA卡是否处理完成；响应于主FPGA卡处理完成，将处理结果上传到主机。本发明节省了现有技术中计算结果进行数据交互的时间，提高了资源池中FPGA卡的利用率，提高了计算效率。
一种基于 fpga 计算优化方法系统存储介质设备

[发明专利]一种基于多核处理器的应用配置方法、装置和系统-CN202011109498.7有效
发明人：张翔宇;阚宏伟;李仁刚;王江为;郝锐 -专利权人：山东云海国创云计算装备产业创新中心有限公司
申请日： 2020-10-16 - 公布日： 2022-12-02 - 主分类号： G06F9/50 文献下载
摘要：本发明实施例公开了一种基于多核处理器的应用配置方法、装置和系统，CPU应用端从所有CPU外挂的内存空间中依次选取内存段分配给FPGA加速卡。FPGA加速卡对各内存段进行延时测试，以得到FPGA加速卡与各CPU的亲和度。CPU应用端依据FPGA加速卡与各CPU的亲和度以及各加速应用的性能需求量，向各FPGA加速卡分配相应级别的加速应用。FPGA对各内存段的读写延时进行测试并告知CPU应用端，以便于CPU应用端可以识别FPGA加速卡和哪个CPU及其内存区域直接连接，从而可以根据性能需求指派加速应用运行在相应的FPGA加速卡上，从而达到优化进程分配的效果。
一种基于多核处理器应用配置方法装置系统

[发明专利]业务处理方法及相关设备-CN202211034432.5在审
发明人：张静东;阚宏伟;王江为;郝锐 -专利权人：浪潮（北京）电子信息产业有限公司
申请日： 2022-08-26 - 公布日： 2022-11-15 - 主分类号： G06F9/50 文献下载
摘要：本申请公开了一种业务处理方法，应用于硬件加速器，包括：接收主机侧发送的业务数据；将所述业务数据写入至目标计算核对应的内存块，所述目标计算核为微核阵列中的一个或多个计算核；通过检测核采集所述内存块的写入信息，并将所述写入信息发送至所述目标计算核；通过所述目标计算核根据所述写入信息从所述内存块中读取所述业务数据，并对所述业务数据进行处理，获得处理结果。应用本申请所提供的技术方案，可以有效降低主机设备对CPU的占用，进而提高了系统整机性能。本申请还公开了一种业务处理装置、电子设备及计算机可读存储介质，同样具有上述技术效果。
业务处理方法相关设备

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