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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]多个独立的串行链接存储器-CN201910406571.8在审
发明人：金镇祺;潘弘柏 -专利权人：考文森智财管理公司
申请日： 2006-09-29 - 公布日： 2019-08-06 - 主分类号： G06F13/42 文献下载
摘要：本发明公开一种用于在半导体存储器中串行数据链接接口和存储体之间控制数据传输的装置、系统和方法。在一实施例中，本发明公开了一种具有多个串行数据链接和多个存储体的闪烁存储器设备，其中，所述链接独立于所述多个体。所述闪烁存储器设备可以以菊花链配置级联，并在存储器设备之间使用回波信号线串行通信。此外，本发明描述了一种虚拟多链接配置，其中使用单个链接来模拟多链接。
链接闪烁存储器存储体串行数据链接接口半导体存储器控制数据传输存储器设备回波信号线存储器串行链接串行数据串行通信菊花链级联配置虚拟

[发明专利]多个独立的串行链接存储器-CN201910482688.4在审
发明人：金镇祺;潘弘柏 -专利权人：考文森智财管理公司
申请日： 2006-09-29 - 公布日： 2019-07-23 - 主分类号： G11C7/10 文献下载
摘要：本发明公开一种用于在半导体存储器中串行数据链接接口和存储体之间控制数据传输的装置、系统和方法。在一实施例中，本发明公开了一种具有多个串行数据链接和多个存储体的闪烁存储器设备，其中，所述链接独立于所述多个体。所述闪烁存储器设备可以以菊花链配置级联，并在存储器设备之间使用回波信号线串行通信。此外，本发明描述了一种虚拟多链接配置，其中使用单个链接来模拟多链接。
链接闪烁存储器存储体串行数据链接接口半导体存储器控制数据传输存储器设备回波信号线存储器串行链接串行数据串行通信菊花链级联配置虚拟

[发明专利]多个独立的串行链接存储器-CN201410748603.X在审
发明人：金镇祺;潘弘柏 -专利权人：考文森智财管理公司
申请日： 2006-09-29 - 公布日： 2015-05-06 - 主分类号： G11C7/10 文献下载
摘要：本发明公开一种用于在半导体存储器中串行数据链接接口和存储体之间控制数据传输的装置、系统和方法。在一实施例中，本发明公开了一种具有多个串行数据链接和多个存储体的闪烁存储器设备，其中，所述链接独立于所述多个体。所述闪烁存储器设备可以以菊花链配置级联，并在存储器设备之间使用回波信号线串行通信。此外，本发明描述了一种虚拟多链接配置，其中使用单个链接来模拟多链接。
独立串行链接存储器

[发明专利]具有堆叠的存储器的CPU-CN201280068123.8无效
发明人： 潘弘柏 -专利权人：考文森智财管理公司
申请日： 2012-11-29 - 公布日： 2014-10-08 - 主分类号： H01L25/18 文献下载
摘要：一种具有衬底的多芯片封装，该衬底具有用于连接到外部装置的电接触。CPU裸片布置在该衬底上并且与该衬底通信。CPU裸片具有占用该CPU裸片的第一区域的多个处理器核心，以及占用该CPU裸片的第二区域的SRAM高速缓存。DRAM高速缓存布置在CPU裸片上并且与CPU裸片通信。DRAM高速缓存具有多个堆叠的DRAM裸片。该多个堆叠的DRAM裸片与CPU裸片的第二区域基本对准，并且基本不覆盖CPU裸片的第一区域。还公开了一种多芯片封装，其具有在衬底上布置的DRAM高速缓存以及在DRAM高速缓存上布置的CPU裸片。
具有堆叠存储器 cpu

[发明专利]多个独立的串行链接存储器-CN201410195813.0有效
发明人：金镇祺;潘弘柏 -专利权人：莫塞德技术公司
申请日： 2006-09-29 - 公布日： 2014-08-13 - 主分类号： G11C7/10 文献下载
摘要：本发明公开一种用于在半导体存储器中串行数据链接接口和存储体之间控制数据传输的装置、系统和方法。在一实施例中，本发明公开了一种具有多个串行数据链接和多个存储体的闪烁存储器设备，其中，所述链接独立于所述多个体。所述闪烁存储器设备可以以菊花链配置级联，并在存储器设备之间使用回波信号线串行通信。此外，本发明描述了一种虚拟多链接配置，其中使用单个链接来模拟多链接。
独立串行链接存储器

[发明专利]串行连接的装置中的独立的写和读控制-CN201280060340.2无效
发明人： 潘弘柏 -专利权人：莫塞德技术公司
申请日： 2012-12-06 - 公布日： 2014-08-13 - 主分类号： G11C7/10 文献下载
摘要：一种存储装置，包括第一控制输入端口、第二控制输入端口、第三控制输入端口、数据输入端口、数据输出端口、内部存储器和控制电路。控制电路响应于第一控制输入端口上的控制信号，经由数据输入端口捕获命令和地址信息。当命令是读命令时，控制电路还响应于第二控制输入端口上的读控制信号，将与地址信息相关联的数据从内部存储器传输到数据输出端口上。当命令是写命令时，控制电路响应于第三控制输入端口上的写控制信号，在与地址信息相关联的位置处将经由数据输入端口捕获的数据写入内部存储器。
串行连接装置中的独立控制

[发明专利]具有用于将分立存储装置与系统相连接的桥接装置的复合存储器-CN201410053492.0无效
发明人：金镇祺;潘弘柏 -专利权人：莫塞德技术公司
申请日： 2009-10-14 - 公布日： 2014-07-02 - 主分类号： G11C7/10 文献下载
摘要：一种复合存储装置，它包括分立的存储装置和用于控制这些分立存储装置的桥接装置，该桥接装置响应于全局存储器控制信号来控制这些分立存储装置，全局存储器控制信号具有与这些存储装置不兼容的格式或协议。这些分立存储装置可以是能用商业手段得到的成品存储装置或者定制存储装置，它们对本机或本地存储器控制信号做出响应。全局和本地存储器控制信号包括各自具有不同格式的命令和命令信号。该复合存储装置包括系统级封装，该系统级封装包括分立存储装置和桥接装置的半导体管芯，或者该复合存储装置可以包括安装有封装分立存储装置和封装桥接装置的印刷电路板。
具有用于分立存储装置系统相连复合存储器

[发明专利]用于捕获串行输入数据的设备和方法-CN201410105789.7无效
发明人： 潘弘柏;吴学俊 -专利权人：莫塞德技术公司
申请日： 2007-12-04 - 公布日： 2014-05-28 - 主分类号： G06F13/40 文献下载
摘要：一种串行输入处理设备提供在命令译码器以高频率执行命令解释时如何捕获串行数据且无单个位的损失。使用多个时钟，锁存预定序列的串行位的单个字节并且临时存储位流。在传送字节信息到指定地址寄存器以寄存地址之前执行临时存储。通过在时钟前沿锁存串行输入的所有位流，执行地址寄存和数据寄存。当处于高频操作中（例如，1GHz或者1ns周期时间），由于命令位流解释和下一个位数据流之间的足够的时间容限，则不需要附加的寄存器用来在命令解释期间存储位数据。
用于捕获串行输入数据设备方法

[发明专利]用于将嵌入的芯片连接到印刷电路板中的方法和设备-CN201280045830.5无效
发明人： 潘弘柏 -专利权人：莫塞德技术公司
申请日： 2012-09-18 - 公布日： 2014-05-21 - 主分类号： H05K1/02 文献下载
摘要：本发明描述了用于将微芯片（3）安装到印刷电路板（PCB）1内的方法和设备。PCB1具有腔（2），其中在该腔（2）内安装微芯片（3）。建立到PCB1中的信号线的连接（28），并且用模塑混合物（30）填充腔（2）。在一些实施例中，将一个（4）或两个（5）嵌入金属层热连接到微芯片（3），以提高热导率。根据实施例将热面板（8）和（9）或者热沉（18）和（19）附接到嵌入金属层（4）和（5），以进一步增加热导率。
用于嵌入芯片接到印刷电路板中的方法设备

[发明专利]用于3D封装的电压调节以及制造其的方法-CN201280045563.1无效
发明人： 潘弘柏 -专利权人：莫塞德技术公司
申请日： 2012-09-18 - 公布日： 2014-05-21 - 主分类号： H05K1/14 文献下载
摘要：本文公开了用于在使用用于层间芯片互连的TSV的3D存储多芯片封装中的从芯片当中有效地调节功率的结构和相关过程。所公开的技术使用在一个或多个从芯片上的单独的电压调节器用于内部电压（例如字线驱动器电压（VPP）、反向偏压（VBB）、数据线电压（VDL）和位线预充电电压/单元板电压（VBLP/VPL））的准确的电平控制。使用在一个或多个从芯片上的调节器不仅允许在一般存储器堆叠操作期间的功率电平的精确调节，而且提供对例如由制造工艺变化而引起的功率电平的小变化的容许量。而且，与在多芯片封装的每个芯片上提供完整功率发生器的技术比较，更少的芯片有效面积被使用。
用于封装电压调节以及制造方法

[发明专利]具有包括专用冗余区域的层的存储系统-CN201280045214.X无效
发明人： 潘弘柏 -专利权人：莫塞德技术公司
申请日： 2012-09-17 - 公布日： 2014-05-21 - 主分类号： G11C29/00 文献下载
摘要：公开了可包括第一层的系统和方法，该第一层包括第一冗余存储元件、输入/输出接口、第一层熔丝盒和熔丝烧断控制。这些系统和方法还可以包括通过第一连接耦合到第一层的第二层，该第二层包括第二层存储元件和耦合到第一冗余存储元件的第二层熔丝盒。此外，这些系统和方法还可以包括耦合到第一层的冗余寄存器，其中当第二层存储元件的部分出现故障时，冗余寄存器向熔丝烧断控制提供信息，该熔丝烧断控制通过在第一层熔丝盒和第二层熔丝盒中烧断元件来分配第一冗余存储元件的部分，以便为第二层存储元件的故障部分提供冗余。
具有包括专用冗余区域存储系统

[发明专利]NAND闪速存储器中的分级共同电源线结构-CN201310491463.8无效
发明人： 潘弘柏;金镇祺 -专利权人：莫塞德技术公司
申请日： 2008-12-19 - 公布日： 2014-02-26 - 主分类号： G11C16/12 文献下载
摘要：一般的NAND闪速单元块中的每个存储器单元串连接到共同电源线（CSL）。要施加到CSL上的值集中产生并将其分布到对应于每个NAND闪速单元块的本地开关逻辑单元。对于电源线页面编程，分布线可称为全局共同电源线（GCSL）。NAND闪速单元块的阵列中，一次只选择一个NAND闪速单元块进行编程。为了降低功耗，只有所选NAND闪速单元块接收CSL线上的值，该值指示GCSL上的值。此外，可通过激活的到地连接禁用未选NAND闪速单元块的CSL。
nand 存储器中的分级共同电源线结构

[发明专利]具有主存储单元和需要预设操作的辅存储单元的半导体设备-CN201310425360.1无效
发明人： 潘弘柏 -专利权人：莫塞德技术公司
申请日： 2009-12-17 - 公布日： 2014-02-05 - 主分类号： G11C7/10 文献下载
摘要：一种用于将输入数据传输到非易失性存储器设备的半导体设备。该半导体设备包括包含多个数据单元的虚拟页面缓冲器；包括对应的多个数据单元的屏蔽缓冲器；控制逻辑电路，用于（i）当接收到触发时将每个屏蔽缓冲器数据单元设置为第一逻辑状态；（ii）将输入数据写入所选虚拟页面缓冲器数据单元；和（iii）将与所选虚拟页面缓冲器数据单元相对应的那些屏蔽缓冲器数据单元设置为不同逻辑状态；屏蔽逻辑电路，配置为通过对于每个虚拟页面缓冲器数据单元将从该虚拟页面缓冲器数据单元读取的数据和对应屏蔽缓冲器数据单元的逻辑状态组合在一起来产生屏蔽的输出数据；和输出接口，配置为向该非易失性存储器设备释放该屏蔽的输出数据。
具有主存单元需要预设操作存储半导体设备

[发明专利]具有串行和并行模式的存储器系统和方法-CN201310424908.0无效
发明人： 潘弘柏;吴学俊;金镇祺 -专利权人：莫塞德技术公司
申请日： 2007-12-10 - 公布日： 2014-01-08 - 主分类号： G11C7/10 文献下载
摘要：本发明提供了一种方法和系统，其允许使用串行存取或者使用并行存取来执行存取一个或者多个存储体的方法。在串行模式中，每一链路作为独立的串行链路操作。相反，在并行模式期间，链路作为并行链路共同操作。其中，在串行模式中，对于每一链路独立地接收输入和输出控制，在并行模式期间，所有的链路共同使用单组输入和输出控制。
具有串行并行模式存储器系统方法

[发明专利]独立链路和体选择-CN201310246837.X无效
发明人： 潘弘柏;吴学俊;金镇祺 -专利权人：莫塞德技术公司
申请日： 2007-12-21 - 公布日： 2013-10-23 - 主分类号： G11C11/408 文献下载
摘要：本发明提供的一种存储器系统具有多个存储体和多个链路控制器。对于每一存储体，存在第一切换逻辑，用于接收用于每一链路控制器的输出，并且用于传递仅一个链路控制器的输出到所述存储体。对于每一链路控制器，存在第二切换逻辑，用于接收每一存储体的输出，并且用于传递仅一个存储体的输出到所述链路控制器。根据本发明的实施例，存在切换控制器逻辑，用于控制所述第一切换逻辑和所述第二切换逻辑二者的操作，来防止多个链路控制器对同一存储体的同时或者交迭的存取，并且用于防止由同一链路控制器对多个体的同时或者交迭存取。
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