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[发明专利]一种芯片内逻辑模型的测试方法及装置-CN201810072807.4有效
发明人： 徐红薇;李硕;董紫淼;李增锴;窦卢新;谢立群 -专利权人：大唐移动通信设备有限公司
申请日： 2018-01-25 - 公布日： 2020-09-11 - 主分类号： G11C29/00 文献下载
摘要：本发明涉及芯片技术，特别涉及一种芯片内逻辑模型的测试方法及装置。用以在不占用大量逻辑资源的前提下，提高逻辑模型的测试效率和故障覆盖率。该方法为：按照预设的棋盘格式生成测试向量集合，并通过在待测试的逻辑模型中的RAM内写入和读取所述测试向量集合中的测试向量，来完成对RAM的故障测试；其中，在RAM内，每一个存储位均采用了取值相反的两种逻辑值进行了读和写的覆盖，这样，无需对FPGA芯片进行重配置即可以实现RAM检测，并且采用的检测电路结构简单易实现，且占用较少的逻辑资源，从而可以在不占用大量逻辑资源的前提下，准确、全面地检测逻辑模型中的RAM的各类故障，进而提高测试效率和故障覆盖率。
一种芯片逻辑模型测试方法装置

[发明专利]一种串行总线装置及设置方法-CN201810355989.6在审
发明人：董紫淼;谢立群;李增锴;窦卢新;徐红薇;李硕 -专利权人：大唐移动通信设备有限公司
申请日： 2018-04-19 - 公布日： 2019-10-29 - 主分类号： G06F13/42 文献下载
摘要：本发明实施例提供了一种串行总线装置及设置方法，所述装置包括：主机模块、从机模块、第一时钟电路、第二时钟电路；所述主机模块与所述从机模块连接；所述第一时钟电路设置于所述主机模块，用于产生第一时钟信号；所述第二时钟电路设置于所述从机模块，用于产生第二时钟信号；所述主机模块的数据发送，和，所述从机模块的数据接收，对齐所述第一时钟信号；所述从机模块的数据发送，和，所述主机模块的数据接收，对齐所述第二时钟信号。本发明实施例在主机模块和从机模块中分别设置第一时钟电路和第二时钟电路，使得主机实际采集建立时间setup并没有受到影响，从而消除了时延delay对建立时间setup的影响，提升了串行总线装置传输数据的准确度。
从机模块时钟电路主机模块时钟信号串行总线装置数据发送数据接收对齐传输数据准确度时延主机采集