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[发明专利]一种基于AXI4总线的FPGA与DDR高速数据包传输系统及方法-CN201911266920.7有效
发明人：郭志川;黄逍颖;宋曼谷 -专利权人：中国科学院声学研究所;中科海网（苏州）网络科技有限公司
申请日： 2019-12-11 - 公布日： 2023-07-14 - 主分类号： G06F13/20 文献下载
摘要：本发明公开了一种基于AXI4总线的FPGA与DDR高速数据包传输系统及方法。所述系统通过FPGA实现，包括解析模块、FIFO、填充触发模块、数据填充模块、数据控制模块、AXI4接口模块和DDR；解析模块，用于对光口收到的以太网数据包进行协议解析，按照顺序写入FIFO；FIFO，用于对其写入的数据进行跨时钟域转换和数据结构转换；填充触发模块，用于在检测到触发条件满足时，设置填充使能信号为1；数据填充模块，用于在检测到填充使能信号为1时，将FIFO中的数据量补为64B的整数倍；数据控制模块，用于根据FIFO中的数据大小，调整突发长度，触发一次AXI4数据突发读取；AXI4接口模块,用于通过AXI4突发模式将FIFO的数据高速传输至DDR；DDR通过DMA将数据大块传输到服务器。
一种基于 axi4 总线 fpga ddr 高速数据包传输系统方法

[发明专利]一种基于FPGA的高速以太网帧重构系统-CN202010831325.X有效
发明人：郭志川;黄逍颖;宋曼谷 -专利权人：中国科学院声学研究所;中科海网（苏州）网络科技有限公司
申请日： 2020-08-18 - 公布日： 2023-06-16 - 主分类号： H04L69/22 文献下载
摘要：本发明公开了一种基于FPGA的高速以太网帧重构系统，系统通过FPGA实现，所述系统包括：以太网接收解析模块、包解析模块、帧重构模块、DDR和数据包上传模块；以太网接收解析模块，用于从光口接收经过光电转换后的电信号，经物理层及数据链路层解析输出以太网帧数据流和控制信号，并发送至包解析模块；包解析模块，用于将以太网帧数据流发送至帧重构模块，还用于根据控制信号从以太网帧数据流中解析出包信息并发送至帧重构模块；帧重构模块，用于将解析出的包信息和以太网帧数据流经过逻辑合成，重构为新的数据帧并输入DDR存储；DDR，用于缓存数据帧；数据包上传模块，用于从DDR中获取数据帧并发送至上位机。
一种基于 fpga 高速以太网帧重构系统

[发明专利]一种基于FPGA的可配置负载均衡系统与方法-CN201911273483.1有效
发明人： 宋曼谷;赵军;郭志川 -专利权人：郑州芯兰德网络科技有限公司
申请日： 2019-12-12 - 公布日： 2023-04-18 - 主分类号： H04L67/1001 文献下载
摘要：本发明公开了一种基于FPGA的可配置负载均衡系统及方法，所述系统包括：收包模块、负载均衡计算模块、FIFO阵列、DDR缓存阵列和DMA传输模块；所述负载均衡计算模块和FIFO阵列通过FPGA实现；所述收包模块，用于从网口接收数据包，并发送至负载均衡计算模块；所述负载均衡计算模块，用于从数据包提取五元组信息，根据可配置负载均衡算法，将数据包分发到对应的FIFO阵列；所述FIFO阵列，用于通过AXI总线将数据包存入对应的DDR缓存阵列；所述DMA传输模块，用于读取所述DDR缓存阵列不同地址区间的数据包，通过DMA方式传输至上位机对应的缓存阵列。本发明能够高速处理不同大小的数据包，具有低延时、高吞吐率、零丢包的特点。
一种基于 fpga 配置负载均衡系统方法

[发明专利]一种基于FPGA纳秒时间戳的高速数据包采集系统及方法-CN201911189168.0有效
发明人：郭志川;王劲林;黄逍颖;宋曼谷 -专利权人：郑州芯兰德网络科技有限公司
申请日： 2019-11-28 - 公布日： 2023-04-07 - 主分类号： H04J3/06 文献下载
摘要：本发明公开了一种基于FPGA纳秒时间戳的高速数据包采集系统及方法，所述系统通过FPGA实现，包括以太网接收解析模块、延迟模块、基线时间模块、时钟模块、时间戳添加模块、FIFO、DDR和DMA；以太网接收解析模块，用于对以太网数据接收和协议解析；延迟模块，用于延迟解析后的数据包；基线时间模块，用于获取当前的网络时间，精确到纳秒，作为系统基线时间；时钟模块，用于实现纳秒级相对时间戳的计时；时间戳添加模块，用于将基线时间和相对时间戳相加获得的时间戳加入到数据包上；FIFO，用于对加入时间戳的数据包进行时钟域和数据宽度转换，使用AXI4总线的突发模式将数据高速传输至DDR；DMA，用于将DDR中加入时间戳的数据包以DMA的方式发送至服务器。
一种基于 fpga 时间高速数据包采集系统方法

[发明专利]一种AXI4高速总线及多队列仿真验证方法及仿真验证装置-CN202110789997.3在审
发明人： 宋曼谷;王可;沙猛;郭志川 -专利权人：中国科学院声学研究所
申请日： 2021-07-13 - 公布日： 2023-01-17 - 主分类号： H04L41/14 文献下载
摘要：本发明属于通信技术领域，具体地说，涉及一种AXI4高速总线及多队列仿真验证方法，利用python语言构建AXI4总线协议仿真逻辑和多队列仿真逻辑；该方法包括：根据AXI4总线协议及以太网报文结构，得到支持不同格式的数据包；其中，该数据包附加并行同步传输的AXI4总线协议控制信号；调用python MyHDL扩展包，通过MyHDL信号传输接口，将得到的支持不同格式的数据包与待测试多队列信号交互，观测并比对其输出结果是否与预期结果相同。
一种 axi4 高速总线队列仿真验证方法装置

[发明专利]一种基于FPGA的负载均衡处理系统-CN202011466483.6有效
发明人： 宋曼谷;沙猛;郭志川;王可 -专利权人：中国科学院声学研究所;中科海网（苏州）网络科技有限公司
申请日： 2020-12-14 - 公布日： 2022-11-01 - 主分类号： H04L47/125 文献下载
摘要：本发明的公开了一种基于FPGA的负载均衡系统，该系统包括：FPGA加速卡和服务器，FPGA加速卡包括：解析处理模块、负载均衡模块、FIFO缓存模块、DDR缓存和DMA模块；服务器上设置DPDK驱动模块；解析处理模块用于对数据链路层进行解析；负载均衡模块用于提取数据包的五元组信息，根据负载均衡算法对数据包进行计算，确定该数据包所属的队列；将每个数据包和每个数据包的负载均衡结果分别发送至FIFO缓存模块；FIFO缓存模块用于将数据包负载均衡结果插入到数据包以太网前导码之后，并对合并后的数据包进行缓存；DDR模块用于缓存FIFO缓存模块通过AXI总线传输的数据，通过DMA方式传输到服务器；DPDK驱动模块用于根据每个数据包所携带的负载均衡结果，将该数据包拷贝到相应队列中。
一种基于 fpga 负载均衡处理系统

[发明专利]一种基于FPGA的高速数据采集系统及方法-CN201911059477.6在审
发明人： 宋曼谷;郭志川;黄逍颖 -专利权人：中国科学院声学研究所;北京中科海力技术有限公司
申请日： 2019-11-01 - 公布日： 2021-05-07 - 主分类号： G06F13/16 文献下载
摘要：本发明公开了一种基于FPGA的高速数据传输采集系统及方法，一种基于FPGA的高速数据传输采集系统，其特征在于，所述系统包括数据接收模块、DDR缓存模块和数据上传模块；所述DDR缓存模块包括环形缓冲区、写指针和读指针；所述环形缓冲区存储数据，写指针指向环形缓冲区写入数据后的位置，读指针指向环形缓冲区读出数据后的位置；所述数据接收模块，用于接收网络数据包，对数据包解析后写入环形缓冲区，同步修改写指针的位置；当写指针和读指针的差值达到预先设定的数据量后，向所述数据上传模块发送读数据的指令；所述数据上传模块，用于当接收到读数据的指令时，读取环形缓冲区的读指针和写指针之间的数据，上传至上位机，并同步修改读指针的位置。
一种基于 fpga 高速数据采集系统方法

[发明专利]一种基于FPGA的国密算法加速处理系统-CN201910090794.8有效
发明人： 宋曼谷;郭志川;黄逍颖;宋磊 -专利权人：中国科学院声学研究所;北京中科视云科技有限公司
申请日： 2019-01-30 - 公布日： 2021-02-09 - 主分类号： G06F13/28 文献下载
摘要：本发明公开了一种基于FPGA的国密算法加速处理系统，用于对发送到服务器的需国密算法处理的数据包进行处理，所述系统包括通过PCIE核接口接入服务器的FPGA，所述FPGA用于通过DMA读操作将服务器内存的需国密算法处理的数据包经PCIE核接口高速传输至FPGA的大容量缓存DDR，通过对应的由用户定义的国密算法IP核实现需国密算法处理的数据包的处理，形成经国密算法处理的数据包并传输至DDR，通过DMA写操作将DDR内的经国密算法处理的数据包通过PCIE核接口传送至服务器端内存。本发明的加速处理系统具有良好的可重用性，可扩展性，具有很好的推广使用价值。
一种基于 fpga 算法加速处理系统

[发明专利]用于多模并行光互连的光耦合集成结构-CN201610882232.3有效
发明人： 宋曼谷;刘丰满;薛海韵;何慧敏 -专利权人：华进半导体封装先导技术研发中心有限公司
申请日： 2016-10-09 - 公布日： 2017-12-22 - 主分类号： G02B6/42 文献下载
摘要：本发明涉及一种用于多模并行光互连的光耦合集成结构，其包括光纤体以及载片；还包括与光纤体呈同轴分布的透镜体、与所述透镜体正对准的光学器件以及与所述光学器件适配的光学驱动放大电路，所述透镜体邻近光纤体的端部，且透镜体位于光纤体与光学器件间；载片上设置相互垂直的水平互连金属线与垂直互连金属线，所述垂直互连金属线与水平互连金属线电连接；光学器件安装于载片的垂直互连金属线一侧，并与所述垂直互连金属线电连接，光学驱动放大电路通过电路互连金属线与水平互连金属线电连接，以使得光学器件与适配的光学驱动放大电路电连接。本发明能有效实现光学的转向，提高互连速度，增强光学器件与光纤的耦合效率，集成封装成本低。
用于并行互连耦合集成结构

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