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[发明专利]基于可重构数据流系统芯片阵列的3D图学渲染加速系统-CN201710584195.2有效
发明人： 陈陵都 -专利权人：南京华磊易晶微电子有限公司
申请日： 2017-07-17 - 公布日： 2020-06-02 - 主分类号： G06T1/20 文献下载
摘要：本发明提供了一种基于可重构数据流系统芯片阵列的3D图学渲染加速系统，包括：单核或多核的CPU芯片；N个3D图学渲染加速卡；带有N个PCIe插槽的母板；其中：N个3D图学渲染加速卡经由所述母板上的PCIe插槽以及PCIe总线与所述CPU芯片相连；每个3D图学渲染加速卡包括：一个3DX‑FPGA芯片阵列和M个SDRAM芯片；其中，所述3DX‑FPGA芯片阵列包括：X×Y个用于3D图学渲染加速的3DX‑FPGA芯片；所述SDRAM芯片用于存储3D数据；每个3DX‑FPGA芯片的逻辑由K个XPU模块组成，每个XPU模块由J个个射线跟踪核组成。本发明可取代传统的基于多核CPU或GPU群的超级计算机而在3D图学应用的速度、功耗、体积与成本上取得较好的效果。
基于可重构数据流系统芯片阵列渲染加速

[发明专利]一种用于FPGA的跨平台多层次集成设计系统-CN201210346995.8有效
发明人：张峰;于芳;李艳;韩小炜;李明;张倩莉;陈亮;吴利华;张国全;刘贵宅;郭旭峰;杨波;赵岩;王剑;李建忠;刘忠立;陈陵都 -专利权人：中国科学院微电子研究所
申请日： 2012-09-18 - 公布日： 2014-03-26 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种用于FPGA的跨平台多层次集成设计系统，该系统包括用户图形界面模块、FPGA芯片生成模块、FPGA设计模块、FPGA系统应用模块和FPGA验证模块，其中用户图形界面模块用于将FPGA芯片生成模块、FPGA设计模块、FPGA系统应用模块和FPGA验证模块封装在一起，通过Tab页切换实现FPGA芯片生成模块、FPGA设计模块、FPGA系统应用模块和FPGA验证模块之间的切换，使得对FPGA芯片生成模块、FPGA设计模块、FPGA系统应用模块和FPGA验证模块的调用在一个友好且统一的用户图形界面下进行，实现Windows、Linux、Mac OS系统跨平台运行。
一种用于 fpga 平台多层次集成设计系统

[发明专利]一种用于3D图学渲染加速的FPGA芯片-CN201310560232.8有效
发明人： 陈陵都 -专利权人：无锡市华磊易晶微电子有限公司
申请日： 2013-11-12 - 公布日： 2014-02-05 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种用于3D图学渲染加速的FPGA芯片，该3D FPGA芯片由上层的可重构层电路与下层的逻辑层电路相互叠加成为一体，该3DFPGA芯片根据数据流从输入到输出的顺序依次包括PCIe接口模块、3D装填模块、空间二分模块、起始渲染模块、3D渲染模块和显示模块。与基于ASIC固定逻辑的光线跟踪法渲染技术相比，本发明有ASIC所无的可编程性带来的高度灵活性的优势。而相对于现今流行的FPGA芯片，本发明的FPGA芯片在3D图学渲染加速的应用上提供102倍级芯片逻辑密度的提升，且具有相对于现今通用基于CPU芯片或GPU芯片的3D图学渲染技术有104倍级的加速性能。
一种用于渲染加速 fpga 芯片

[发明专利]一种基于SOI的FPGA结构的码流生成方法和装置-CN201110119090.2无效
发明人：李艳;陈陵都;于芳 -专利权人：中国科学院微电子研究所
申请日： 2011-05-10 - 公布日： 2012-11-14 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种基于SOI的FPGA结构的码流生成方法，其特征在于包含如下步骤：读取FPGA芯片结构信息，存储于第一数据结构中；读取用户定义的网表文件，按照网表文件类别分别存储于第二及第三数据结构中；读取布局、布线结果信息，分别存储于第四及第五数据结构中；判断各数据结构中的数据是否匹配，如匹配，则生成码流文件；如不匹配，则程序终止，不产生码流文件。相对于现有技术，本发明的码流生成方法不仅可以产生一个全芯片的码流文件，并且可以实现任何用户定义的码流结构。
一种基于 soi fpga 结构生成方法装置

[发明专利]4输入查找表、FPGA逻辑单元和FPGA逻辑块-CN201110046775.9无效
发明人：韩小炜;陈陵都 -专利权人：中国科学院半导体研究所
申请日： 2011-02-25 - 公布日： 2011-09-07 - 主分类号： H03K19/177 文献下载
摘要：本发明公开了一种LUT4、FPGA逻辑单元和FPGA逻辑块。该4输入查找表LUT4包括：两个3输入查找表LUT3和四个2选1多路复用器，该两个LUT3为C-LUT3和S-LUT3，该四个2选1多路复用器为FMUX，CMUX，SMUX和F4MUX；数据输入端口A0，A1，以及A2(0)经过CMUX选择后的输出分别进入C-LUT3的三个输入端口；数据输入端口A0，A1(0)与A3(1)经过SMUX选择后的输出，以及A2(0)经过CMUX选择后的输出分别进入S-LUT3的三个输入端口；数据输入端口A3(1)与逻辑‘0’经过FMUX选择后的输出进入F4MUX的控制端口，S-LUT3的输出(0)经过F4MUX选择后从该LUT4的输出端口F4输出；FPGA逻辑单元中，Fmux，Smux和Cmux分别为FMUX，SMUX和CMUX的控制位。本发明的LUT4、FPGA逻辑单元和FPGA逻辑块能够提高逻辑密度。
输入查找 fpga 逻辑单元

[发明专利]可编程门列阵中嵌入式可重构存储器-CN200810224990.1无效
发明人：张会;陈陵都;于芳 -专利权人：中国科学院半导体研究所
申请日： 2008-10-29 - 公布日： 2010-06-09 - 主分类号： G11C7/10 文献下载
摘要：本发明公开了一种可编程门列阵中嵌入式可重构存储器，其特征在于，该存储器包括存储单元阵列、A端口外围电路、B端口外围电路，以及A端口外围电路与可编程门列阵芯片配置层之间的一个字线选择器和二个位线选择器；该存储单元阵列是双端口存储单元阵列，具有A端口和B端口，A端口外围电路通过字线选择器及位线选择器与双端口存储单元阵列的A端口连接，B端口外围电路直接与双端口存储单元阵列的B端口连接。利用本发明，满足了可编程门阵列大容量存储的需求，达到了大容量片上存储的目的。
可编程列阵嵌入式可重构存储器

[发明专利]一种用于低电压差分信号接收的接口电路-CN200810119799.0无效
发明人：丁光新;陈陵都 -专利权人：中国科学院半导体研究所
申请日： 2008-09-10 - 公布日： 2010-03-17 - 主分类号： H03K19/0175 文献下载
摘要：本发明公开了一种用于低电压差分信号接收的接口电路，该电路包括前级差分放大器对(101)、信号选择电路(102)和双端转单端及电平转换电路(103)，其中，前级差分放大器对(101)的两个输入端子VINP、VINN接收输入整个电路的低电压差分信号LVDS；前级差分放大器对(101)的输出信号VN1、VN2、VP1、VP2进入信号选择电路(102)；信号选择电路(102)的输出(CMP、CMN)进入双端转单端及电平转换电路(103)；双端转单端及电平转换电路(103)输出VOUT信号。利用本发明，解决了LVDS输入信号的共模电压可能存在宽范围浮动时差分放大器的响应问题，以及LVDS输入信号应用于0.13μm以及更小尺寸工艺芯片时的电平转换问题。
一种用于电压信号接收接口电路

[发明专利]针对多模式逻辑单元可编程门阵列的工艺映射方法-CN200810118735.9无效
发明人：张琨;周华兵;陈陵都;刘忠立 -专利权人：中国科学院半导体研究所
申请日： 2008-08-20 - 公布日： 2010-02-24 - 主分类号： H03K19/177 文献下载
摘要：本发明公开了一种针对多模式逻辑单元可编程门阵列的工艺映射方法，该方法包括映射和合并两个步骤，首先对输入的与具体工艺无关的门级电路网表进行解析，并对解析的结果进行工艺映射，然后再根据多模式LC的约束信息对工艺映射结果进行合并处理，计算出多模式LC的模式配置值，得到最终优化的工艺相关的电路网表。利用本发明，解决了多模式逻辑单元结构FPGA的工艺映射问题，充分利用了基于两个LUT3的LC结构的优势。
针对模式逻辑单元可编程门阵列工艺映射方法

[发明专利]一种可重构的乘法器-CN200810116397.5无效
发明人：余洪敏;陈陵都;刘忠立 -专利权人：中国科学院半导体研究所
申请日： 2008-07-09 - 公布日： 2010-01-13 - 主分类号： G06F7/53 文献下载
摘要：本发明公开了一种可重构的乘法器，包括：输入单元，用于将乘数和被乘数分别输出至部分积产生单元；部分积产生单元，用于对接收自输入单元的乘数和被乘数的每一位进行操作产生一个部分积，并输出给部分积压缩单元；部分积压缩单元，用于对部分积产生单元输入的部分积进行进位保留加法器累加压缩，得到一排和信号以及一排进位信号，输出给最终积合成单元；最终积合成单元，包括一低位超前进位加法器和一高位超前进位加法器，用于对接收自部分积压缩单元的一排和信号以及一排进位信号进行合并而产生积，并输出给输出单元；输出单元，用于将接收自最终积合成单元的积采用异步操作或同步操作方式进行输出。本发明能够大大提高FPGA处理数据运算的速度。
一种可重构乘法器

[发明专利]基于部分局部互连结构的FPGA逻辑块-CN200710098701.3无效
发明人：周华兵;倪明浩;陈陵都;郑厚植 -专利权人：中国科学院半导体研究所
申请日： 2007-04-25 - 公布日： 2008-10-29 - 主分类号： H03K19/173 文献下载
摘要：一种基于部分局部互连结构的FPGA逻辑块，其特征在于，包括：8个逻辑单元，该逻辑单元之间采用专用的进位链连接；该逻辑单元包括12个端口，该12个端口包括5个数据输入端口、3个控制输入端口、1个时钟输入端口、3个输出端口；42个端口，该42个端口包括2个全局输入端口、24个输入端口和16个输出端口；该逻辑块内部采用部分局部互连结构；该逻辑块内部局部互连是均匀分布的，逻辑块输入输出端口均匀分布在矩形逻辑块四周，逻辑单元的输入输出端口均匀地连接到逻辑块四周的端口；逻辑块内部的连接单元采用二级多路复用器。
基于部分局部互连结构 fpga 逻辑

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