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[发明专利]接口切换系统、方法、编码器及存储介质-CN202310595641.5在审
发明人： 赵达勤;原顺 -专利权人：广东匠芯创科技有限公司
申请日： 2023-05-24 - 公布日： 2023-09-08 - 主分类号： G05B19/042 文献下载
摘要：本发明公开一种接口切换系统、方法、编码器及存储介质，其中，系统包括多个接口模块；功能复用模块，与多个接口模块连接，功能复用模块包括多个复用管脚，功能复用模块用于调节复用管脚的信号；控制器，分别与多个接口模块以及功能复用模块通信连接，控制器用于对多个接口模块进行划分，得到数据通道和时钟通道；接收输入的接口切换信号；向数据通道以及时钟通道发送接口切换信号，得到多个通道信号；根据多个通道信号控制功能复用模块调节所述复用管脚的信号，以切换至与接口切换信号对应的接口模块。在本发明实施例中，通过对管脚的复用分配多种接口的复用顺序，能够兼容多种编码器接口而无需消耗过多的芯片管脚资源。
接口切换系统方法编码器存储介质

[发明专利]一种任意正交脉冲分频输出方法、系统、装置与存储介质-CN202310128372.1有效
发明人： 赵达勤;原顺 -专利权人：广州匠芯创科技有限公司
申请日： 2023-02-17 - 公布日： 2023-07-21 - 主分类号： H02P8/14 文献下载
摘要：本申请公开了一种任意正交脉冲分频输出方法、系统、装置和存储介质，其中方法包括以下步骤：获取电机的第一脉冲、脉冲方向以及第一分频总误差；所述第一脉冲用于表征当前分频周期的电机位置与上一个分频周期的电机位置的位置差；所述第一分频总误差用于表征当前分频周期之前所有分频周期的产生的分频误差的累加值；对所述第一脉冲进行分频，得到第二脉冲以及第一误差；根据所述第一误差与所述第一分频总误差，确定当前分频周期的脉冲增量；根据所述第二脉冲以及所述脉冲增量，确定当前分频周期的目标脉冲；根据所述目标脉冲以及脉冲方向，确定正交脉冲分频输出。本方法可以减少电机脉冲分频的误差。本申请可广泛应用于电机分频输出技术领域内。
一种任意正交脉冲分频输出方法系统装置存储介质

[发明专利]一种电流环硬件加速引擎及系统-CN202310135620.5有效
发明人： 赵达勤 -专利权人：广州匠芯创科技有限公司
申请日： 2023-02-20 - 公布日： 2023-06-20 - 主分类号： H02P21/22 文献下载
摘要：本申请公开了一种电流环硬件加速引擎以及系统，其中电流环硬件加速引擎包括：CLARK变换加速模块、PARK变换加速模块、PID加速模块、反PARK变换加速模块、补偿模块、电角度计算模块、Cordic计算模块以及SVPWM加速模块，用于将所述第二α轴电压、所述第二β轴电压、所述第一补偿电压、所述第二补偿电压以及SVPWM的算法，得到最终输出到PWM模块的占空比。本申请可广泛应用于电机技术领域内。
一种电流硬件加速引擎系统

[实用新型]纯数字音频DAC-CN202122384092.6有效
发明人： 赵达勤 -专利权人：广州匠芯创科技有限公司
申请日： 2021-09-29 - 公布日： 2022-04-15 - 主分类号： G10L19/16 文献下载
摘要：本实用新型公开了一种纯数字音频DAC，包括依次电性连接的FIFO模块、插值滤波器、Sigma‑Delta调制器、PWM脉宽调制模块和差分滤波器；其中，所述FIFO模块、所述插值滤波器、所述Sigma‑Delta调制器和所述PWM脉宽调制模块均设于片内，所述差分滤波器设于片外。根据本实用新型的纯数字音频DAC，片内包括FIFO模块、插值滤波器、Sigma‑Delta调制器、PWM脉宽调制模块，均属纯数字电路的设计，未设计模拟电路，降低了芯片设计难度、面积和功耗；片外包括差分滤波器，用于对片内输出的PWM信号进行滤波，从而将数字的音频信号还原成模拟的音频信号，实现与传统的DAC相同的数模转换功能，并且能够很好地抑制噪声、以及上电和音频播放过程中产生的POP音。
数字音频 dac

[发明专利]一种改进型10‑bit差分电容分段耦合式DAC-CN201410229304.5有效
发明人：李斌;赵达勤;吴朝晖;王昆 -专利权人：华南理工大学
申请日： 2014-05-27 - 公布日： 2017-04-19 - 主分类号： H03M1/10 文献下载
摘要：本发明公开了一种改进型10‑bit差分电容分段耦合式DAC，包括正端次级电容阵列、正端耦合电容、正端主级电容阵列、负端次级电容阵列、负端耦合电容、负端主级电容阵列和采样开关；本发明利用12‑bit结构差分DAC去实现10‑bit差分DAC，避免了1‑LSB的增益误差，改善了DAC的静态性能；同时本发明正端次级电容阵列、正端主级电容阵列、负端次级电容阵列和负端主级电容阵列，通过采用单位电容串联替代DAC中的最低位电容，实现了较小容值的电容，避免了提高DAC精度所带来的面积过大的问题。因此本发明具有良好的静态特性且占用较小的面积。
一种改进型 10 bit 电容分段耦合 dac

[实用新型]一种改进型10-bit差分电容分段耦合式DAC-CN201420277041.0有效
发明人：李斌;赵达勤;吴朝晖;王昆 -专利权人：华南理工大学
申请日： 2014-05-27 - 公布日： 2014-10-08 - 主分类号： H03M1/12 文献下载
摘要：本实用新型公开了一种改进型10-bit差分电容分段耦合式DAC，包括正端次级电容阵列、正端耦合电容、正端主级电容阵列、负端次级电容阵列、负端耦合电容、负端主级电容阵列和采样开关；本实用新型利用12-bit结构差分DAC去实现10-bit差分DAC，避免了1-LSB的增益误差，改善了DAC的静态性能；同时本实用新型正端次级电容阵列、正端主级电容阵列、负端次级电容阵列和负端主级电容阵列，通过采用单位电容串联替代DAC中的最低位电容，实现了较小容值的电容，避免了提高DAC精度所带来的面积过大的问题。因此本实用新型具有良好的静态特性且占用较小的面积。
一种改进型 10 bit 电容分段耦合 dac