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[发明专利]处理器内指令级流水线控制方法及其系统-CN201010233616.5有效
发明人：余磊;张浩;刘志勇;范东睿 -专利权人：中国科学院计算技术研究所
申请日： 2010-07-16 - 公布日： 2010-11-24 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及处理器内指令级流水线控制方法和系统，方法包括：步骤1，初始化发射序号寄存器和写回序号寄存器初始值相同；步骤2，发射指令时，以发射序号寄存器的值为基础值，按指令在本次发射中的顺序，生成指令的发射序号，并在指令中携带所述发射序号；步骤3，指令发射完成后，更新发射序号寄存器的值；步骤4，指令进入功能部件被执行时，指令的发射序号保持不变；步骤5，写回指令时，以写回序号寄存器的值为基础值，依据允许写回寄存器的指令的个数，依序生成写回序号，按写回序号由小到大顺序，将发射序号和写回序号相同的指令的结果写回寄存器；步骤6，指令写回完成后，更新写回序号寄存器的值。本发明能够减少对硬件资源的消耗。
处理器指令流水线控制方法及其系统

[发明专利]多核处理器的JTAG实时片上调试方法及其系统-CN201010135260.1有效
发明人：雷峥蒙;焦帅;徐卫东;范东睿;张浩 -专利权人：中国科学院计算技术研究所
申请日： 2010-03-26 - 公布日： 2010-09-22 - 主分类号： G06F11/267 文献下载
摘要：本发明涉及多核处理器的JTAG实时片上调试方法及其系统，方法包括：步骤1，软件调试器对被调试的多核处理器的核，生成符合JTAG控制协议的控制命令，转化为控制流，发送至增强型TAP控制器；步骤2，增强型TAP控制器将接收的控制流转化为符合片上调试通讯协议的数据包，通过调试总线发送给调试客户端；步骤3，调试客户端将接收的数据包转化为控制命令，响应控制命令产生响应数据，通过调试总线返回给增强型TAP控制器；步骤4，增强型TAP控制器将接收的响应数据转化为符合JTAG控制协议的控制流，软件调试器通过所述增强型TAP控制器获得所述控制流。本发明能够对多核处理器进行调试，而不受多核处理器的核的数量的制约。
多核处理器 jtag 实时调试方法及其系统

[发明专利]一种多核或众核处理器功能验证设备及方法-CN200810116243.6有效
发明人：马啸宇;范东睿;包尔固德;张轮凯 -专利权人：中国科学院计算技术研究所
申请日： 2008-07-07 - 公布日： 2008-12-10 - 主分类号： G06F11/26 文献下载
摘要：本发明提供一种多核或众核处理器功能验证设备，包括重复逻辑电路、片上存储以及其它逻辑电路；重复逻辑电路包括用于模拟多核或众核处理器中的各个结点的复用结点、用于对复用结点的功能验证过程进行控制的控制模块和用于存储与所述复用结点的功能验证过程相关数据的存储模块；其中，片上存储和存储模块在所述FPGA的片上存储资源上实现；其它逻辑电路、控制模块和复用结点在FPGA的可编程逻辑资源上实现。本发明突破了FPGA芯片可编程逻辑容量大小对多核或众核处理器功能验证的限制，以增加运行时间为代价，减小硬件资源的开销，提供了一种通用的对多核或众核处理器功能验证的方法，具有良好的灵活性和扩展性。
一种多核处理器功能验证设备方法

[发明专利]基于局部相联查找的解决访存相关的方法和处理器-CN200610171521.9有效
发明人：龙国平;范东睿;袁楠;张浩 -专利权人：中国科学院计算技术研究所
申请日： 2006-12-30 - 公布日： 2008-07-02 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及一种新的基于局部相联查找解决访存相关的方法，包括：一种局部相联查找机制，即当一个取数指令进入访存队列时，只需要向前访存队列的一个子集，看是否可以从查询过的存数指令那里获得最新版本的值，同理当一个存数指令进入访存队列时只向后查询访存队列的一个子集，看是否有提前执行并写回的取数指令；一个访存相关预测器，当一个取数指令在重命名的时候查询该访存相关预测器索引出一个访存距离，如果访存距离是有效的，那么发射模块在发射该取数指令之前必须确保其前面和访存距离相应的存数指令已经执行完毕，然后才能发射该取数指令。
基于局部相联查找解决相关方法处理器

[发明专利]一种快速虚实地址转换装置及其方法-CN200610171518.7有效
发明人：张浩;范东睿 -专利权人：中国科学院计算技术研究所
申请日： 2006-12-30 - 公布日： 2008-07-02 - 主分类号： G06F12/10 文献下载
摘要：本发明公开了一种快速虚实地址转换装置，包括取指和译码部件、发射部件、执行单元、地址计算单元、高速缓存、快速虚实地址转换部件和数据选择部件；还包括增强访存队列，增强访存队列包括访存队列和选择单元；快速虚实地址转换部件包括快速虚实地址转换表单元和物理地址生成单元；其中，取指和译码部件电连接到发射部件上，发射部件则与执行单元和地址计算单元相连，执行单元和地址计算单元之间并联连接，执行单元连接在结果总线上，地址计算单元与增强访存队列电连接，增强访存队列则连接到高速缓存和快速虚实地址转换部件上，高速缓存和快速虚实地址转换部件并联到数据选择部件上，数据选择部件则与结果总线连接。本发明还公开了一种快速虚实地址转换方法。
一种快速虚实地址转换装置及其方法

[发明专利]满足SystemC语法要求的多核处理器及获得其执行代码的方法-CN200710308574.5有效
发明人：陈曦;范东睿;张浩 -专利权人：中国科学院计算技术研究所
申请日： 2007-12-29 - 公布日： 2008-06-11 - 主分类号： G06F9/45 文献下载
摘要：本发明公开了一种满足SystemC语法要求的多核处理器及获得其执行代码的方法。该多核处理器包括：多个用于交换数据的交换单元连接形成的阵列，多个用于数据处理的处理单元与所述交换单元连接；连接在相邻的所述处理单元之间的用于相邻处理单元之间同步和数据共享的本地资源单元，和与所述交换单元连接的至少一个用于所有处理单元之间同步和数据共享的全局资源单元。该方法包括：步骤S1，将SystemC软件模型翻译成处理单元指令集编译器能够编译的代码；步骤S2，将所述软件模型中的进程映射到处理单元上，并将SystemC中的语法元素分别映射到本地资源单元和全局资源单元中。本发明能够显著降低嵌入式系统开发难度。
满足 systemc 语法要求多核处理器获得执行代码方法

[发明专利]对状态寄存器进行重命名的方法和使用该方法的处理器-CN200610150338.0有效
发明人：叶笑春;段振中;范东睿;张军超 -专利权人：中国科学院计算技术研究所
申请日： 2006-10-26 - 公布日： 2008-04-30 - 主分类号： G06F9/38 文献下载
摘要：根据本发明，提出了一种在具有超标量流水线结构的处理器中对状态寄存器进行重命名的方法，其中所述状态寄存器是由从标志寄存器的所有标志位中选择的多个标志位组成的寄存器，所述方法包括以下步骤：在对指令译码后的微码到达所述处理器的寄存器重命名模块时，确定所述微码是否要读状态寄存器；如果确定所述微码要读状态寄存器，则为所述状态寄存器分配最近映射到的物理寄存器；否则，则不为所述状态寄存器分配物理寄存器；确定所述微码是否要写状态寄存器；如果确定所述微码要写状态寄存器，则为所述状态寄存器分配新的状态为空的物理寄存器；否则，则不为所述状态寄存器分配物理寄存器。
状态寄存器进行重命名方法使用处理器

[发明专利]复杂指令系统中TLBR内部例外的处理方法和处理器-CN200610088937.4有效
发明人：龙国平;袁楠;范东睿 -专利权人：中国科学院计算技术研究所
申请日： 2006-07-27 - 公布日： 2008-01-30 - 主分类号： G06F9/30 文献下载
摘要：根据本发明，提出了一种复杂指令系统中TLBR内部例外的处理方法，包括：从内存中获取复杂指令流，对指令流进行长度划分和基本译码；缓存指令流中的复杂指令及所述复杂指令的长度及部分译码信息；根据缓存的复杂指令及所述复杂指令的长度及部分译码信息，产生与复杂指令相对应的微码；以及在检测到一微码在执行时发生TLBR内部例外时，保持例外以前已经完成的部分微码的执行结果，并取消例外微码之后的所有微码，并进行TLB替换，在TLB替换成功之后，重新生成发生例外的微码及其后面的微码并从发生例外的微码处开始执行。
复杂指令系统 tlbr 内部例外处理方法处理器

[发明专利]复杂指令集体系结构中的深度优先异常处理方法-CN200610088939.3有效
发明人：段振中;范东睿 -专利权人：中国科学院计算技术研究所
申请日： 2006-07-27 - 公布日： 2008-01-30 - 主分类号： G06F9/38 文献下载
摘要：本发明提出了一种复杂指令集体系结构中的深度优先异常处理方法，包括以下步骤：在发生异常时，1)指令重排序缓冲器发出异常信息给各个模块，各个模块将自身寄存器置为无效，从而刷空流水线；2)译码部件将所述异常信息转换为预先定义的指令；3)译码部件根据所述预先定义的指令，索引只读存储器，找出与之相应的微指令，并将所述微指令送入发射部件；4)发射部件将没有数据相关的微指令送入执行部件执行；5)执行部件执行所述微指令，并将执行结果写入指令重排序缓冲器；6)检查指令重排序缓冲器中的第一条微指令是否异常；7)如果指令重排序缓冲器中的第一条微指令异常，则返回1)流水线刷空步骤；8)如果指令重排序缓冲器中的第一条微指令未发生异常，则指令重排序缓冲器将已经写回的第一条微指令提交，完成处理。
复杂指令集体结构中的深度优先异常处理方法

[发明专利]对复杂指令译码生成微码的译码装置和方法-CN200610088938.9有效
发明人：袁楠;范东睿 -专利权人：中国科学院计算技术研究所
申请日： 2006-07-27 - 公布日： 2008-01-30 - 主分类号： G06F9/30 文献下载
摘要：公开了一种对复杂指令译码生成微码的译码装置，包括：初步译码模块，用于生成与输入的复杂指令相对应的、索引uROM中所存储的微码程序段的入口地址，并提供给uROM地址控制器；uROM地址控制器，用于根据初步译码模块输入的用于索引uROM中所存储的微码程序段的入口地址，将与输入的复杂指令相对应的微码程序段的已编码微码从uROM中读取到微码解码器；uROM，用于存储与复杂指令相对应的微码程序段；以及微码解码器，根据输入的复杂指令信息和处理器运行时刻状态信息，对从uROM中读取的已编码微码进行解码。
复杂指令译码生成微码装置方法

[发明专利]对预处理微指令发生异常多层嵌套进行处理的设备及方法-CN200610011927.0有效
发明人：段振中;范东睿 -专利权人：中国科学院计算技术研究所
申请日： 2006-05-18 - 公布日： 2007-11-21 - 主分类号： G06F9/318 文献下载
摘要：本发明涉及复杂指令集计算机内部异常处理技术，尤其涉及对预处理微指令发生异常多层嵌套进行处理的设备及方法，所述方法包括：A、微指令在执行过程中发生异常，译码部件缓存异常信息，并对缓存的异常信息进行译码产生微指令地址；B、译码部件按产生的微指令地址索引微指令存储器获取异常预处理微指令，并将获取的异常预处理微指令发送给后端部件，后端部件在执行接收的异常预处理微指令时如果再次发生异常，则执行步骤C；如果不发生异常，则执行步骤D；C、后端部件刷空计算机的指令流水线，译码部件缓存再次发生的异常信息，并对再次发生的异常信息进行译码产生微指令地址，转而执行步骤B；D、后端部件跳转并执行异常处理程序。
预处理指令发生异常多层嵌套进行处理设备方法

[发明专利]一种单步执行在片调试功能的方法及装置-CN200510088740.6有效
发明人：黄海林;范东睿;许彤;唐志敏 -专利权人：中国科学院计算技术研究所
申请日： 2005-07-29 - 公布日： 2007-01-31 - 主分类号： G06F11/36 文献下载
摘要：本发明公开了一种单步执行在片调试功能的装置，包括：指令队列电路1、指令译码电路2、指令寄存器电路3；其特征在于，还包括判断电路4、单步执行标志寄存器电路5和调试模式标志寄存器电路6；所述的单步执行标志寄存器电路5用于指示下一条译码进入指令队列的指令是否发生单步调试例外，所述的调试模式标志寄存器电路6用于表示处理器的工作模式，所述的判断电路4用于判断指令队列电路1和指令寄存器电路3中是否存在指令执行步；指令译码电路2还结合单步执行标志、单步使能信号、调试模式标志，决定下一条译码进入指令队列的指令是否发生单步执行调试例外。
一种执行调试功能方法装置

[发明专利]用于虚实地址变换及读写高速缓冲存储器的方法及装置-CN200510083863.0有效
发明人：黄海林;唐志敏;范东睿;许彤 -专利权人：中国科学院计算技术研究所
申请日： 2005-07-14 - 公布日： 2007-01-17 - 主分类号： G06F12/10 文献下载
摘要：本发明公开了一种用于处理器中将虚拟地址转换为物理地址及读写高速缓冲存储器的方法及装置。本发明利用局部性原理，一方面将需要变换成物理地址的虚拟地址同虚拟地址历史记录相比较，如果同属一个虚拟页表，则不访问翻译后援缓冲器的随机存储器部分，减少了对翻译后援缓冲器中随机存储器的访问次数；同时如果虚拟地址进一步与虚拟地址历史记录同属于一个高速缓冲存储器行，则不访问高速缓冲存储器的随机存储器部分，而是直接对高速缓冲存储器行缓冲区进行读写操作。这样显著减少对翻译后援缓冲器和高速缓冲存储器中随机存储器的访问次数，从而同时降低了翻译后援缓冲器和高速缓冲存储器的功耗，而又不会降低处理器的性能。
用于虚实地址变换读写高速缓冲存储器方法装置

[发明专利]一种从虚拟地址向物理地址变换的方法及其装置-CN200410091378.3有效
发明人： 范东睿;唐志敏 -专利权人：中国科学院计算技术研究所
申请日： 2004-11-24 - 公布日： 2006-05-31 - 主分类号： G06F12/10 文献下载
摘要：本发明公开了一种从虚拟地址向物理地址变换的方法及其装置，利用数据局部性，将需要变换成物理地址的虚拟地址同上次变换的虚拟地址相比较，如果同属一个虚拟页表，则不访问翻译后援缓冲器(TLB)的随机存储器(RAM)部分，而直接利用上次变换得到的物理页表地址，以减少对翻译后援缓冲器中随机存储器的访问次数；而且指令翻译后援缓冲器(ITLB)和数据翻译后援缓冲器(DTLB)共用一个单读端口随机存储器，这样可以达到降低翻译后援缓冲器部分的功耗和面积的效果，同时又不会降低处理器的性能。
一种虚拟地址物理地址变换方法及其装置

[发明专利]改进的虚拟地址变换方法及其装置-CN200410091377.9有效
发明人： 范东睿;唐志敏 -专利权人：中国科学院计算技术研究所
申请日： 2004-11-24 - 公布日： 2006-05-31 - 主分类号： G06F12/10 文献下载
摘要：本发明公开了一种改进的虚拟地址变换方法及其装置，该方法包括利用数据局部性，将需要变换成物理地址的虚拟地址同上次变换的虚拟地址相比较，如果同属一个虚拟页表，则不访问翻译后援缓冲器(TLB)的随机存储器(RAM)部分，而直接利用上次变换得到的物理页表地址，以减少对翻译后援缓冲器中随机存储器的访问次数；而且指令翻译后援缓冲器(ITLB)和数据翻译后援缓冲器(DTLB)共用一个单读端口随机存储器；并且推迟随机存储器输出的物理页表地址和保存的上次使用的物理页表地址的选择操作，这样可以达到降低翻译后援缓冲器部分的功耗和面积的效果，同时又不会降低处理器的性能和增加电路的延迟。
改进虚拟地址变换方法及其装置

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