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[发明专利]一种存储器及其制备方法-CN201910305735.8在审
发明人：刘钊;熊涛;许毅胜;舒清明 -专利权人：上海格易电子有限公司;北京兆易创新科技股份有限公司
申请日： 2019-04-16 - 公布日： 2019-06-25 - 主分类号： H01L27/11517 文献下载
摘要：本发明公开了一种存储器及其制备方法。其中，存储器包括：衬底基板，衬底基板包括多个有源区和多个浅槽隔离区，有源区和浅槽隔离区间隔设置；位于浅槽隔离区对应的衬底基板一侧的隔离层，隔离层内形成有凹槽结构；位于有源区对应的衬底基板一侧的第一浮栅；位于第一浮栅和凹槽结构内壁表面上的第二浮栅，第二浮栅在凹槽结构的底面位置断开连接；位于第二浮栅上的介质层，介质层覆盖暴露在第二浮栅外的隔离层；位于介质层上的控制栅。本发明实施例提供的存储器具有功耗低的优势。
浮栅存储器衬底基板浅槽隔离区凹槽结构隔离层介质层源区制备底面位置断开连接间隔设置内壁表面控制栅功耗暴露覆盖

[发明专利]一种电荷泵及存储器-CN201610556219.9有效
发明人：胡俊;舒清明 -专利权人：合肥格易集成电路有限公司;北京兆易创新科技股份有限公司
申请日： 2016-07-14 - 公布日： 2019-05-31 - 主分类号： H02M3/07 文献下载
摘要：本发明提供一种电荷泵及存储器，电荷泵包括至少两组电荷泵电路，电荷泵电路包括初始级电路和与初始级电路相连的输出级电路，初始级电路包括第一NMOS管，源端和栅端分别与电源相连，漏端作为输出端；输出级电路包括：第一电容器的一端和第二电容器的一端分别与第一时钟信号提供端或第二时钟信号提供端相连；第二NMOS管，源端分别与前级电路的输出端和第一电容器的另一端相连，栅端与第二电容器的另一端相连，源端作为输入端，漏端作为输出端；第三NMOS管，源端与第二NMOS管的源端相连，栅端与另一电荷泵电路中输出级电路的输入端相连，漏端与第二电容器的另一端相连。本发明有效减小了电压传输损失，极大提高了电荷泵的效率。
一种电荷存储器

[发明专利]一种3D NAND闪存结构及其制作方法-CN201410854360.8有效
发明人：熊涛;刘钊;许毅胜;舒清明 -专利权人：上海格易电子有限公司;北京兆易创新科技股份有限公司
申请日： 2014-12-31 - 公布日： 2019-05-28 - 主分类号： H01L27/1157 文献下载
摘要：本发明公开了一种3D NAND闪存结构及其制作方法。该方法包括：提供衬底，衬底表面形成有多个阵列串单元，所述阵列串单元之间设有暴露出衬底的源极沟槽，阵列串单元包括多个堆叠的第一氧化介质层和牺牲介质层；对源极沟槽中暴露出的衬底进行离子注入，形成公共源极；刻蚀去除牺牲介质层，并在氧化介质层内壁形成栅极，且在源极沟槽内形成第二氧化介质层；刻蚀源极沟槽底部的第二氧化介质层、公共源极和衬底，形成P阱连接沟槽；对P阱连接沟槽中暴露出的衬底进行离子注入，形成P+；在P阱连接沟槽和源极沟槽内形成沟槽引线。采用自对准离子注入法在各个源极沟槽内均形成P+和N+，不仅节约了生产成本，还提高了电路的稳定性和可靠度。
一种 nand 闪存结构及其制作方法

[发明专利]一种非易失性存储装置-CN201410162935.X有效
发明人：付永庆;刘会娟;苏志强;舒清明 -专利权人：北京兆易创新科技股份有限公司
申请日： 2014-04-22 - 公布日： 2019-05-07 - 主分类号： G11C16/06 文献下载
摘要：本发明公开了一种非易失性存储装置，所述装置包括第一闪存和第二闪存，其中，所述第一闪存包括片选信号线和通信信号线，用于当所述非易失性存储装置处于第一闪存模式下时，执行第一闪存能识别的操作指令的操作，所述第二闪存包括片选信号线和通信信号线，第二闪存的片选信号线与第一闪存连接，第二闪存的通信信号线与第一闪存的通信信号线连接，用于当所述非易失性存储装置处于第二闪存模式下时，执行第二闪存能识别的操作指令的操作。本发明实施例提供的非易失性存储装置实现了第一闪存和第二闪存的兼容，提高了数据存储的稳定性和便捷性，同时降低了PCB设计成本。
一种非易失性存储装置

[发明专利]一种制造快闪存储器的方法-CN201410307077.3有效
发明人：于法波;舒清明 -专利权人：上海格易电子有限公司;北京兆易创新科技股份有限公司
申请日： 2014-06-30 - 公布日： 2019-04-19 - 主分类号： H01L27/11521 文献下载
摘要：本发明公开了一种制造快闪存储器的方法，包括：在半导体衬底上刻蚀隔离区和有源区；在该刻蚀后的半导体衬底上依次形成第一衬垫氧化硅层和第二衬垫氧化硅层，并对所述第二衬垫氧化硅层进行致密化处理，以形成半导体衬底结构，其中，所述第二衬垫氧化硅层采用高温氧化法形成；在所述半导体衬底结构上形成隔离氧化硅层，以得到半导体结构；对所述半导体结构进行回刻；在该回刻后的半导体结构上依次形成隧道氧化硅层和浮栅层。本发明提供的一种制造快闪存储器的方法，采用高温氧化法形成第二衬垫氧化硅层并致密化处理，使有源区只有一次损耗和隔离氧化硅层免受损耗，实现了降低有源区和浮栅层间距，达到了提高器件性能和减小快闪存储器尺寸的效果。
一种制造闪存方法

[发明专利]一种晶体振荡器-CN201610556227.3有效
发明人：胡俊;舒清明 -专利权人：合肥格易集成电路有限公司;北京兆易创新科技股份有限公司
申请日： 2016-07-14 - 公布日： 2019-04-16 - 主分类号： H03B5/04 文献下载
摘要：本发明提供一种晶体振荡器，包括分别与预设电源相连的等效反相放大器偏置电路和至少一个反相器，晶体振荡器还包括：预设偏置电压提供端；第一PMOS管，栅极与预设偏置电压提供端相连，源极与预设电源相连；第一NMOS管，漏极与第一PMOS管的漏极相连，第一NMOS管的漏极与第一PMOS管的漏极之间具有节点，节点与等效反相放大器偏置电路的输入端相连，第一NMOS管的源极接地；当晶体振荡器与预设无源晶体相连时，第一NMOS管的栅极与预设无源晶体的输入引脚相连，节点和等效反相放大器偏置电路的输入端分别与预设无源晶体的输出引脚相连。本发明可以有效降低晶体振荡器的功耗，并同时极大提高晶体振荡器的抗干扰能力。
一种晶体振荡器

[发明专利]一种存储器-CN201410490374.6有效
发明人： 舒清明;胡洪;张建军 -专利权人：北京兆易创新科技股份有限公司
申请日： 2014-09-23 - 公布日： 2019-04-09 - 主分类号： G11C16/20 文献下载
摘要：本发明公开了一种存储器，该存储器包括：存储阵列和全局位线；所述存储阵列，包括以阵列排布的若干个存储单元，所述存储单元由隔离区按列隔开；至少一条所述全局位线，所述全局位线为相连的n条窄全局位线，所述窄全局位线的宽度小于宽度阈值，所述窄全局位线位于所述存储阵列的隔离区所在区域的上方，其中，n为整数且大于或等于2。本发明提供的一种存储器，通过将全局位线拆分为n条窄全局位线，使得存储器的任意一列存储单元均不会被窄全局位线完全覆盖，进而在紫外光照射后，存储器的存储单元的初始化一致性良好。
一种存储器

[发明专利]一种快闪存储器层间介质层的填充方法-CN201410376792.2有效
发明人：许毅胜;熊涛;于法波;刘钊;舒清明 -专利权人：上海格易电子有限公司;北京兆易创新科技股份有限公司
申请日： 2014-08-01 - 公布日： 2019-04-09 - 主分类号： H01L27/11568 文献下载
摘要：本发明公开了一种快闪存储器层间介质层的填充方法，该方法包括：采用高密度等离子体方法，在半导体衬底上填充第一介质层；在所述第一介质层上，采用高纵深比制程工艺填充第二介质层。本发明提供了一种快闪存储器层间介质层的填充方法，通过采取高密度等离子体方法在半导体衬底上填充第一介质层，减轻了高密度等离子体的填充对隧穿氧化层的损伤，同时等离子体填充后在隔离层上端边角形成的圆滑边角形貌利于HARP工艺的填充，随后在第一介质层上，采取高纵深比制程工艺填充第二介质层，进而避免了采用高纵深比制程工艺进行填充时可能出现的空洞或裂缝，因此提高了快闪存储器的器件可靠性。
一种闪存储器层间介质填充方法

[发明专利]一种浮栅的制作方法-CN201410838153.3有效
发明人：刘钊;熊涛;许毅胜;舒清明 -专利权人：上海格易电子有限公司;北京兆易创新科技股份有限公司
申请日： 2014-12-24 - 公布日： 2019-04-09 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及半导体制造技术领域，尤其涉及一种浮栅的制作方法。该制作方法包括：在衬底上依次形成栅氧化层和栅介质层；依次对栅介质层、栅氧化层和衬底进行图像化处理，形成有源区和浅沟槽隔离区；在浅沟槽隔离区上形成浅沟槽氧化层，填充所述浅沟槽隔离区；依次剥离栅介质层和栅氧化层；对浅沟槽氧化层进行回刻蚀处理，去除与有源区侧壁对应的部分浅沟槽氧化层；在有源区上形成隧穿氧化层和离子注入层；在离子注入层和隧穿氧化层上形成栅极。该方法增加了有源区的表面积，即增加了栅极与有源区之间的接触面积，提高了浮栅与有源区之间的耦合电容，提高了浮栅器件的存储单元的电流密度，改善了浮栅器件的开关特性，降低了浮栅器件的功耗。
一种及其制作方法

[发明专利]一种浮栅及其制作方法-CN201410836980.9有效
发明人：刘钊;熊涛;许毅胜;舒清明 -专利权人：上海格易电子有限公司;北京兆易创新科技股份有限公司
申请日： 2014-12-24 - 公布日： 2019-03-26 - 主分类号： H01L21/28 文献下载
摘要：本发明涉及半导体制造技术领域，尤其涉及一种浮栅及其制作方法。该制作方法可以包括：提供衬底，并在衬底上依次形成浅沟槽氧化层和浮栅层；对浮栅层进行化学机械研磨处理，以去除浅沟槽氧化层上的浮栅；对剩下的浮栅层进行回刻蚀处理，得到具有稳定表面织构的浮栅层；对浅沟槽氧化层进行刻蚀处理，并在刻蚀处理后的浅沟槽氧化层和具有稳定表面织构的浮栅层上形成绝缘层；在绝缘层上形成控制栅层。该方法通过去除浮栅表面因为化学机械研磨而产生的表面缺陷，提高了浮栅层的表面稳定性，即提高了浮栅上表面层的激活能，使随后形成的绝缘层可以与浮栅层有良好的接触，改善了浮栅器件的电子保持性，提高了浮栅器件的质量。
一种及其制作方法

[实用新型]一种位线电压的控制电路及Nand Flash-CN201821132390.8有效
发明人：马思博;陈俊;舒清明 -专利权人：西安格易安创集成电路有限公司;合肥格易集成电路有限公司;北京兆易创新科技股份有限公司
申请日： 2018-07-17 - 公布日： 2019-03-22 - 主分类号： G11C16/24 文献下载
摘要：本实用新型提供一种位线电压控制电路和Nand Flash，电路包括第一至第三开关管；第二电源；第一开关模块，第一端与第二开关管或地相连，当第一端与第二开关管相连时，第二端与第一开关管和第三开关管相连，当第一端与地相连时第二端与第二开关管相连，控制端接收第一数据信号为高电平时，第一开关模块导通；第二开关模块，第一端与第二电源相连，控制端接收第二数据信号为高电平时第二开关模块导通；第三开关模块，第一端与第二开关模块的第二端相连，控制端接收第三数据信号，第二端分别与第一开关管和第三开关管相连；当第三数据信号为高电平时第三开关模块导通。本实用新型提高了慢编程时对位线电压的控制精度，缩短了慢编程时间。
开关管开关模块第一端第一开关数据信号控制端导通高电本实用新型控制电路位线电压编程电源第一数据线电压对位电路

[发明专利]一种3D NAND闪存结构及其制作方法-CN201410854359.5有效
发明人：熊涛;刘钊;许毅胜;舒清明 -专利权人：上海格易电子有限公司;北京兆易创新科技股份有限公司
申请日： 2014-12-31 - 公布日： 2019-03-08 - 主分类号： H01L27/11578 文献下载
摘要：本发明涉及半导体制造技术领域，尤其涉及一种3D NAND闪存结构及该3D NAND闪存结构的制作方法。该方法包括：提供衬底，并在衬底上依次形成栅极氧化层，源极选择管多晶硅层，多个堆叠的氧化介质层和牺牲介质层，漏极选择管多晶硅层，以及保护氧化层；刻蚀形成暴露出衬底的圆柱型沟道；在圆柱型沟道内形成隧穿氧化层、多晶硅和多晶硅隔离介质层；刻蚀形成暴露出衬底的源极沟槽，并形成公共源极；湿法刻蚀去除所述牺牲介质层；在源极沟槽的侧壁和氧化介质层内壁依次形成电子俘获层和阻挡氧化层；在阻挡氧化层表面形成栅极。该方法制得的选择管不包括电子俘获层氮化硅，避免了选择管的阈值电压漂移和漏电现象，提高了存储器件的质量。
一种 nand 闪存结构及其制作方法

[发明专利]一种电荷泵电路及存储器-CN201710786533.0在审
发明人：胡俊;舒清明 -专利权人：合肥格易集成电路有限公司;北京兆易创新科技股份有限公司
申请日： 2017-09-04 - 公布日： 2019-03-05 - 主分类号： H02M3/07 文献下载
摘要：本发明实施例提供一种电荷泵电路及存储器，电荷泵电路包括电荷泵和比较器，电荷泵电路还包括纹波抑制电路，纹波抑制电路包括：运算放大器，运算放大器的同相输入端与比较器的同相输入端相连，运算放大器的反相输入端与比较器的参考输入电压的提供端相连；运算放大器的增益大于比较器的增益；放电模块，放电模块分别与运算放大器的输出端和电荷泵的输出端相连，当比较器的同相输入端电压与参考输入电压之间的电压差值大于或等于运算放大器的电压精度时，放电模块根据运算放大器的输出电压对电荷泵进行放电。本发明实施例可以有效减小电荷泵电路的输出纹波，便于减小滤波电容，存储器面积也可以相应减小。
运算放大器电荷泵电路比较器存储器放电模块电荷泵减小参考输入电压纹波抑制电路同相输入端放大器反相输入端输出端相连输入端电压滤波电容输出电压输出纹波输出端与运算放电

[发明专利]一种3D NAND闪存结构和制作方法-CN201410854356.1有效
发明人：许毅胜;熊涛;刘钊;舒清明 -专利权人：上海格易电子有限公司;北京兆易创新科技股份有限公司
申请日： 2014-12-31 - 公布日： 2019-02-22 - 主分类号： H01L27/1157 文献下载
摘要：本发明公开了一种3D NAND闪存结构和制作方法，其特征在于，包括步骤：提供衬底，并在所述衬底上形成多个阵列串单元，所述阵列串单元通过隔离沟槽隔离；所述阵列串单元包括多晶硅、多晶硅介质层，以及多个堆叠的第一材料层和第二材料层，所述多晶硅介质层形成于所述多晶硅的内部，所述第二材料层形成于相邻的第一材料层之间；湿法刻蚀去除所述多个阵列串单元中的第二材料层，形成多个第一凹陷；在所述隔离沟槽的内壁和第一凹陷内壁依次形成栅极阻挡层，黏附层，以及栅极层，所述栅极层填充满所述第一凹陷；退火处理所述栅极层，并湿法刻蚀去除位于多个所述第一凹陷以外的所述栅极层，以及所述黏附层，以实现有效去除3D NAND闪存侧壁以及表面的栅极层。
一种 nand 闪存结构制作方法

[发明专利]一种电荷泵电路-CN201710648153.0在审
发明人：方海彬;舒清明 -专利权人：北京兆易创新科技股份有限公司;合肥格易集成电路有限公司
申请日： 2017-08-01 - 公布日： 2019-02-12 - 主分类号： H02M3/07 文献下载
摘要：本发明实施例提供一种电荷泵电路，包括：电荷泵主体电路，电荷泵主体电路分别接收时钟信号和至少一个控制信号，电荷泵主体电路根据至少一个控制信号中有效信号的个数和时钟信号的频率对电荷泵主体电路的输出电压进行调整；使能开关；至少三个串联的电阻，至少三个串联的电阻设置在电荷泵主体电路的输出端和使能开关之间，相邻两个电阻之间具有节点；控制信号产生模块，控制信号产生模块分别与至少三个串联的电阻之间的各节点相连，控制信号产生模块根据各节点的电压和预设电压产生时钟信号和至少一个控制信号。本发明实施例可以有效减小电荷泵电路的输出电压纹波，且当输出电压突然减小时，输出电压可以快速恢复到目标工作电压。
电荷泵主体电路控制信号产生模块电荷泵电路控制信号输出电压电阻串联使能开关产生时钟信号目标工作电压输出电压纹波电阻设置接收时钟快速恢复时钟信号有效信号预设电压输出端减小