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[发明专利]一种回应非标准返回序列的检测而选择性覆盖返回堆栈预测的装置及方法-CN200410079837.6有效
发明人： G·葛兰·亨利;汤玛斯·麦当劳 -专利权人：智慧第一公司
申请日： 2004-09-23 - 公布日： 2005-02-16 - 主分类号： G06F9/38 文献下载
摘要：本发明提供一种用以预测返回指令的目标地址的微处理器。此微处理器包括BTAC及返回堆栈，每个用以达成目标地址的预测。通常返回堆栈会更加精确。然而，若返回堆栈预测错误，则更新逻辑电路会设定对应于BTAC中的返回指令的覆盖旗标。下次遇到返回指令时，若已设定覆盖旗标，则分支控制逻辑电路会使微处理器分支到BTAC预测。否则，微处理器会分支到返回堆栈预测。若BTAC预测错误，则更新逻辑电路会清除覆盖旗标。在一实施例中，返回堆栈会响应于返回指令的解码，来进行预测。在另一实施例中，返回堆栈会响应于BTAC预测返回指令是存在于指令快取线中，来进行预测。另一实施例包括第二个基于BTAC的返回堆栈。
一种回应非标准返回序列检测选择性覆盖堆栈预测装置方法

[发明专利]将多余的分支目标地址高速缓存项目无效化的装置及方法-CN200410003271.9有效
发明人： 汤玛斯·麦当劳 -专利权人：智慧第一公司
申请日： 2004-02-03 - 公布日： 2004-12-29 - 主分类号： G06F9/38 文献下载
摘要：本发明公开了一种可将N路集合关联分支目标地址高速缓存(BTAC)中对同一分支指令所储存的多余项目无效化的装置及方法。一指令高速缓存提取地址的索引部分会被送入BTAC，以选取其中一具有N路的集合。控制逻辑则侦测该选取集合的N路中，是否有一个以上的路包含吻合该提取地址的标记部分的一个有效标记。一标志会被设定，以显示上述情况是否发生，而该提取地址则储存于一寄存器中。控制逻辑随后对于该N路中包含吻合该提取地址标记的有效标记的路，保留其中一路，其它路则予以无效化。由此可消除相同分支指令的多余目标地址，使BTAC可快取更多分支指令的目标地址，而增进BTAC的效率。
多余分支目标地址高速缓存项目无效装置方法

[发明专利]远跳跃及远呼叫指令的退回分支预测机制的处理器及方法-CN200310123596.6有效
发明人：葛兰·柯尔;汤玛斯·麦当劳 -专利权人：智慧第一公司
申请日： 2003-12-24 - 公布日： 2004-12-15 - 主分类号： G06F9/38 文献下载
摘要：远跳跃－呼叫分支指令的退回分支预测机制的处理器及方法，可减少微处理器于管线中发生暂停。微处理器包括远跳跃－呼叫分支目标缓冲器，可储存微处理器管线执行过的远跳跃－呼叫分支指令中的程序段基础与偏移量。若微处理器自内存提取现行远跳跃－呼叫指令时命中，则索引指令产生于分支目标缓冲器中，并且主推测性目标地址产生，且后续指令自主推测性目标地址处继续执行。若未中，该程序段基础与远跳跃目标偏移量产生退回推测性目标地址，该程序段基础与偏移量自现行远跳跃－呼叫指令中撷取。管线在没重新清洗下可继续执行。若远跳跃－呼叫指令被分解后，实际目标地址与推测性目标地址相同，则流程可继续执行。否则该管线需清洗，流程将重新开始。
跳跃呼叫指令退回分支预测机制处理器方法

[发明专利]附有第二预测装置的假想分支目标地址高速缓存-CN02118556.5有效
发明人：葛兰·亨利;汤玛斯·麦当劳 -专利权人：智慧第一公司
申请日： 2002-04-27 - 公布日： 2003-02-19 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及一种具有一主要(primary)预测装置与一次要(secondary)预测装置的分支预测装置，该次要预测装置依据所译码分支指令的类型选择性地覆盖该主要预测装置。主要预测装置中的分支目标地址高速缓存在译码指令前，依据一指令高速缓存的提取地址假想地预测一分支目标地址与方向，若该假想方向预测会被采用，处理器即分支至该假想目标地址。在流水线中稍后，译码逻辑译码指令并确定分支指令类型，像是分支指令是否为条件分支、返回指令、程序计数器相关类型的分支、间接分支等等。依照分支的类型，若主要与次要预测不相匹配，处理器即根据次要预测进行分支，而覆盖掉根据主要预测所采用的分支。
附有第二预测装置假想分支目标地址高速缓存

[发明专利]假想分支目标地址高速缓存-CN02118548.4有效
发明人：葛兰·亨利;汤玛斯·麦当劳 -专利权人：智慧第一公司
申请日： 2002-04-27 - 公布日： 2003-02-19 - 主分类号： G06F12/02 文献下载
摘要：本发明涉及一种用于微处理器中的假想分支目标地址高速缓存(BTAC)。该BTAC快取分支指令的目标地址与其它相关数据，像是指令长度、在一指令快取线内的位置以及一方向预测。BTAC由微处理器的指令高速缓存的一提取地址进行检索，以确定是否发生一BTAC的命中。在流水线早期，于译码所检索的指令快取线中任何指令前，BTAC与指令高速缓存被并行存取。若一BTAC的命中发生，且BTAC的方向预测被采用，则微处理器假想分支至BTAC所提供的目标地址。此分支是假想的，乃因快取线中的指令尚未被译码；因此，对于快取在BTAC的数据所关联的假设的分支指令，不能确定其存在于指令高速缓存中。
假想分支目标地址高速缓存

[发明专利]假想分支目标地址高速缓存中置换目标地址的装置及方法-CN02118551.4有效
发明人： 汤玛斯·麦当劳;泰瑞·派克斯 -专利权人：智慧第一公司
申请日： 2002-04-27 - 公布日： 2003-02-19 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及一种用于流水线化微处理器的装置及方法，用以置换一分支目标地址高速缓存(BTAC)快取线中两个目标地址其中之一。若两个项目中只有一个是无效的，该无效的项目就被置换。若两个项目皆为有效，则最近最少被使用的项目被置换。若两个项目皆无效，则被置换的是，BTAC中并非最后以一无效项目写入的一边所对应的项目，其中该边由一全域状态缓存器(globalstatusregister)指出。在一具体实施例中，只有当两个项目皆无效时，在一边被写入的情况下，才更新全域状态。在另一具体实施例中，BTAC于每条快取线储存N个项目，其中N大于1。状态缓存器保存着用于确定N个边中哪一边为最近最少被写入的数据。最近最少被写入的一边则被选择用来置换。
假想分支目标地址高速缓存置换装置方法

[发明专利]双调用/返回堆栈分支预测系统-CN02118550.6有效
发明人：葛兰·亨利;汤玛斯·麦当劳 -专利权人：智慧第一公司
申请日： 2002-04-27 - 公布日： 2003-02-19 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及一种分支预测装置，其使用双调用/返回堆栈(dualcall/returnstacks)以预测微处理器中的返回地址，该装置包括一第一调用/返回堆栈，在译码一指令以便知道其是否物理为返回指令之前，基于一指令高速缓存提取地址的一分支目标地址高速缓存(BTAC)中的一返回指令命中，而提供一假想返回地址。该假想返回地址在流水线初期即提供，而微处理器便假想地分支至该假想返回地址。稍后于流水线中，在该指令被译码且确认其为返回指令后，一第二调用/返回堆栈提供一非假想返回地址。一比较器比较该假想返回地址与非假想返回地址，若两个地址不相匹配，则微处理器便分支至非假想返回地址。
调用返回堆栈分支预测系统

[发明专利]假想分支目标地址高速缓存分支的装置、系统及方法-CN02118555.7有效
发明人：葛兰·亨利;汤玛斯·麦当劳;泰瑞·派克斯 -专利权人：智慧第一公司
申请日： 2002-04-27 - 公布日： 2003-02-19 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及一种装置，用以侦测由一流水线化微处理器所作的错误的假想分支，以及更正该错误的假想分支。一分支目标地址高速缓存(BTAC)快取已执行的分支指令的目标地址。在流水线初期，于译码一指令前，基于一指令高速缓存的提取地址命中BTAC而执行一假想分支至一快取目标地址。当该假想分支执行时，一命中位被设定。稍后在流水线中，该假定的分支指令被译码和执行。若该命中位因该指令而被设定，则检查该已译码的指令，并将正确的目标地址及方向与假想的版本做一比较，以确定该假想分支是否错误。若侦测到错误，该分支目标地址高速缓存就会更新或无效化，且处理器会分支至适当地址以更正错误。
假想分支目标地址高速缓存装置系统方法

[发明专利]假想混合分支方向预测装置-CN02118554.9有效
发明人：葛兰·亨利;汤玛斯·麦当劳 -专利权人：智慧第一公司
申请日： 2002-04-27 - 公布日： 2003-02-19 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及一种在一流水线化微处理器中以混合方式假想预测分支指令的方向的装置，一分支目标地址高速缓存(BTAC)用以储存关于已执行的分支指令的一方向预测。该BTAC由一指令高速缓存的提取地址作索引。该BTAC与指令高速缓存并行被存取，以使在真正的指令被译码前就已提供该方向预测，该指令系对应于存在BTAC的方向预测而被假定为一分支指令。并行于BTAC的存取，一分支历史表(BHT)亦被存取，以提供第二假想方向预测。该BHT以该指令高速缓存提取地址与一存于全域分支历史缓存器的全域分支历史的gshare函数作索引。该BTAC亦提供一选择器，用以在两个假想方向预测间做选择。
假想混合分支方向预测装置

[发明专利]高速缓存的快取线选取目标地址的装置及方法-CN02118547.6有效
发明人：葛兰·亨利;汤玛斯·麦当劳 -专利权人：智慧第一公司
申请日： 2002-04-27 - 公布日： 2003-02-19 - 主分类号： G06F9/38 文献下载
摘要：本发明涉及一种在流水线化微处理器中使用的装置及方法，用以在由一指令高速缓存提取地址所选取分支目标地址高速缓存(BTAC)的快取线内，选择快取于其中的数个分支目标地址其中之一。对可能快取于该提取地址所选取指令快取线的数个分支指令而言，本发明可支持假想分支至其中一分支指令。每一目标地址于BTAC中伴随快取了先前执行的关联分支指令的指令快取线内的一关联位移量，以及一有效位与一预测分支指令是否将被采用的预测。控制逻辑选取最先、有效、被采用与被看见的目标地址。目标地址是“被看见的”，若其相关联的位移量大于或等于该提取地址的一对应部分的最低有效位。
高速缓存快取线选取目标地址装置方法

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