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专利名称

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申请人
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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]电源轨设计方法、装置及其非瞬时计算机可读介质-CN201911046322.9在审
发明人：黄晟宸;吴韵如;林欣樟;高淑怡;陈志展;许家荣;林立镒 -专利权人：瑞昱半导体股份有限公司
申请日： 2019-10-30 - 公布日： 2021-05-04 - 主分类号： G06F30/39 文献下载
摘要：本公开涉及一种电源轨设计方法、装置及其非瞬时计算机可读介质，该方法包含：在集成电路设计档中，辨识多个电源轨以及所对应的多个电源区域；对于集成电路设计档中经由布局及绕线后产生的多个电路单元进行设计规范验证，以获取对应于各电源区域中的电源轨的多个未违规电路区域；以及将集成电路设计档的电源轨对应至少部分未违规电路区域进行加宽，以占据至少部分未违规电路区域。
电源设计方法装置及其瞬时计算机可读介质

[发明专利]集成电路布局方法-CN201910729957.2在审
发明人：林殿国;林立镒;张云智 -专利权人：瑞昱半导体股份有限公司
申请日： 2019-08-08 - 公布日： 2021-02-09 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种集成电路布局方法，能够减少一集成电路布局流程的结果的电位下降，该方法包含下列步骤：执行该集成电路布局流程，以得到一原始集成电路布局；对该原始集成电路布局执行一电位分析，以得到一电位下降热区；决定该电位下降热区的一电路密度限制；以及依据该电路密度限制，重新执行该集成电路布局流程，以得到一更新集成电路布局。
集成电路布局方法

[发明专利]电源金属线规划方法-CN201910625936.6在审
发明人：潘信玮;林立镒;张云智;高淑怡 -专利权人：瑞昱半导体股份有限公司
申请日： 2019-07-11 - 公布日： 2021-01-29 - 主分类号： G06F30/392 文献下载
摘要：本发明提供一种电源金属线规划方法，包含选择规划一区块，此区块包含第一金属层及其下方的第二金属层，第一金属层具有第一方向的多条第一金属线，第二金属层具有第二方向的多条第二金属线，此区块具有沿第一方向的长度和沿第二方向的宽度。根据区块的长度与宽度的比例，进行线宽调整程序，以调整每一第一金属线的第一线宽和每一第二金属线的第二线宽，以便在不影响电压降的条件下，避免发生绕线拥挤(routing congestion)。
电源金属线规划方法

[发明专利]集成电路设计方法与其非瞬时计算机可读介质-CN201910517277.4在审
发明人：蔡宜青;林立镒;张云智;高淑怡 -专利权人：瑞昱半导体股份有限公司
申请日： 2019-06-14 - 公布日： 2020-12-15 - 主分类号： G06F30/39 文献下载
摘要：本发明涉及集成电路设计方法与其非瞬时计算机可读介质。一种集成电路设计方法，包含：自集成电路设计档获取频率树结构；以正反器为出发点，判断频率树结构中的各频率单元所位于的分支相对正反器的分支阶层数；计算每两个正反器间最接近的共同分支的共同分支阶层数；自集成电路设计档获取扫描链结构；判断每两个正反器间的布线距离及频率差异；根据每两个正反器间的共同分支阶层数、布线距离及频率差异，计算成本；根据扫描链结构判断正反器中的起点及终点，进一步根据成本，计算正反器由起点至终点具有最小成本的路径；以及更新集成电路设计档的扫描链结构的串接顺序。
集成电路设计方法与其瞬时计算机可读介质

[发明专利]时钟树状结构中路径时间延迟量的平衡方法-CN200810086129.3无效
发明人：刘宗信;林立镒 -专利权人：矽统科技股份有限公司
申请日： 2008-03-11 - 公布日： 2009-09-16 - 主分类号： G06F17/50 文献下载
摘要：本发明揭露一种集成电路设计的时钟树状结构中路径时间延迟量的平衡方法，主要包括下列步骤：(a)计算从根部元件至每一终点元件之间一部份的反相器的路径时间延迟值，将其中最大者定义为目标路径延迟值。(b)将每个终点元件的路径时间延迟值与邻近的终点元件的路径时间延迟值进行比较，并且将比较所得较高的路径时间延迟值分别记录于反相器以及根部元件。(c)将每个反相器的路径时间延迟值与目标路径延迟值进行比较。(d)将差值加入原始的反相器元件类型的路径时间延迟值。(e)将差值加入至该反相器下游的反相器中所记录的路径时间延迟值，以使时钟树状结构的时钟偏移量最小化。
时钟树状结构路径时间延迟平衡方法

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