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专利名称

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申请人
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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]半导体存储装置-CN202210624580.6在审
发明人： 日冈健 -专利权人：铠侠股份有限公司
申请日： 2022-06-02 - 公布日： 2023-09-19 - 主分类号： G11C16/08 文献下载
摘要：本发明提供能够适当地调整源极线层的电位的半导体存储装置。半导体存储装置(2)具备：取得电路，取得源极线层(320)的电位；以及第一调整电路，将源极线层(320)的电位调整为规定的目标电位。在取得电路中包括虚设柱(DP)，该虚设柱(DP)贯通多个布线层(332)，是端部与源极线层(320)连接的柱状体，且与布线层(332)交叉的部分作为晶体管发挥功能。
半导体存储装置

[发明专利]半导体存储装置-CN202310526519.2在审
发明人： 日冈健;小林司;加藤光司;清水佑树;前岛洋 -专利权人：铠侠股份有限公司
申请日： 2018-12-27 - 公布日： 2023-07-04 - 主分类号： G11C16/04 文献下载
摘要：提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置具备：第1存储单元和第2存储单元；第1字线，连接于所述第1存储单元和所述第2存储单元的栅极；第1位线，连接于所述第1存储单元；第2位线，连接于所述第2存储单元；第1读出放大器，具有连接于所述第1位线的第1感测节点；第2读出放大器，具有连接于所述第2位线的第2感测节点；以及电压生成电路，具有连接于所述第1读出放大器的第1驱动器和连接于所述第2读出放大器的第2驱动器，在读出动作中，所述第1驱动器向所述第1感测节点供给第1电压，所述第2驱动器向所述第2感测节点供给低于所述第1电压的第2电压。
半导体存储装置

[发明专利]半导体存储装置-CN201811609936.9有效
发明人： 日冈健;小林司;加藤光司;清水佑树;前岛洋 -专利权人：铠侠股份有限公司
申请日： 2018-12-27 - 公布日： 2023-06-13 - 主分类号： G11C16/04 文献下载
摘要：提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置在读出动作中，第1行解码器在对第1字线施加读出电压之前，施加与读出电压不同的第1突跳电压；第1驱动器对于第1读出放大器的第1节点供给第1电压；第2驱动器对于第2读出放大器的第2节点供给第2电压；第1读出放大器在第1节点被充电为第1电压之后，被连接到第1位线；第2读出放大器在第2节点被充电为第2电压之后，被连接到第2位线；第1读出放大器在被连接到第1位线之后，通过判定第1节点的电位的变动，判定存储在第1存储单元中的数据；第2读出放大器在被连接到第2位线之后，判定第2节点的电位的变动。
半导体存储装置

[发明专利]半导体存储装置-CN202110400396.9在审
发明人：柳平康辅;坪内洋;日冈健 -专利权人：铠侠股份有限公司
申请日： 2021-04-14 - 公布日： 2021-10-29 - 主分类号： G11C16/04 文献下载
摘要：实施方式的半导体存储装置具备存储单元、与存储单元的栅极电连接的字线、与存储单元的一端电连接的位线、具有与位线电连接的第1栅极的第1晶体管、连接于第1晶体管的第1端的第2晶体管、及对第1晶体管的第1栅极施加电压的驱动器，读出动作中，所述驱动器根据对所述字线施加的读出电压，改变对所述第1晶体管的所述第1栅极施加的电压。
半导体存储装置

[发明专利]输出电路-CN202010870918.7在审
发明人：萩原洋介;山本健介;日冈健;井上谕 -专利权人：铠侠股份有限公司
申请日： 2020-08-26 - 公布日： 2021-06-04 - 主分类号： H03K19/0185 文献下载
摘要：实施方式的输出电路具备第1至第3电源线、焊垫(50)、第1至第2晶体管及第1电路。第1晶体管(TR7)的第1端连接于第1电源线，第2端连接于焊垫。第2晶体管(TR8)的第1端连接于第2电源线，第2端连接于焊垫(50)。第1电路连接于第3电源线及第1晶体管的栅极的每一个。对第1电源线施加第1电压(VCCQ)。对第2电源线施加低于第1电压的第2电压(VSS)。对第3电源线施加与第1电压及第2电压均不同的第3电压(VDD1)。在第1种情况下，第1电路对第1晶体管的栅极施加第4电压(VDD1)。在第2种情况下，第1电路使第3电源线与第1晶体管的栅极为非电连接。
输出电路

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