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[发明专利]模块认证-CN202280012635.6在审
发明人： S·C·贝斯特;T·沃吉尔桑;M·A·汉布格尔;M·E·马森;H·汉德舒;C·E·哈姆佩尔;K·L·怀特 -专利权人： 拉姆伯斯公司
申请日： 2022-02-25 - 公布日： 2023-09-29 - 主分类号： G06F21/72 文献下载
摘要：非对称密钥加密系统用于生成用于认证存储器模块的加密证书。该证书是基于认证器(例如，主机系统)为了获得证书可从存储器模块上的至少一个器件读取的未被读取的信息而生成的。例如，用于认证模块的证书可以被存储在串行存在检测器件的非易失性存储器中。然而，证书本身至少部分基于从存储器模块上的至少一个其他器件读取的信息。该其他器件的示例包括寄存时钟驱动器、(多个)DRAM器件和/或(多个)数据缓冲器器件。在一个实施例中，从器件(例如，DRAM)读取的信息可以基于从在集成电路制造期间自然且不可避免地发生的物理变化中推导出的一个或多个器件指纹。
模块认证

[发明专利]用于访问存储器的存储器装置-CN202010100570.3有效
发明人： K·洛威利;V·弗鲁彻特;C-M·杨 -专利权人： 拉姆伯斯公司
申请日： 2014-12-19 - 公布日： 2023-09-01 - 主分类号： G06F3/06 文献下载
摘要：描述了一种存储器装置，其包括通过命令接口耦合至一个或多个通信信道的处理器，其中处理器被配置用于通过通信信道通信命令。多个智能存储器立方体(SMC)通过通信信道耦合至处理器。每个SMC包括可编程的控制器和多个存储器设备。控制器被配置成响应于来自命令接口的命令以访问多个存储器设备中的一个或多个存储器设备中存储的内容并且对从多个存储器设备访问的内容执行数据操作。
用于访问存储器装置

[发明专利]脉冲幅度调制链路中的电压电平的协同校准的设备和方法-CN201880030308.7有效
发明人： R·纳维德 -专利权人： 拉姆伯斯公司
申请日： 2018-08-02 - 公布日： 2023-08-29 - 主分类号： H04L27/04 文献下载
摘要：PAM‑N传输设备的驱动器电路经由通信信道传输PAM‑N信号，其中N大于2，并且PAM‑N信号具有与N个符号相对应的N个信号电平。PAM‑N接收设备接收PAM‑N信号。PAM‑N接收设备生成指示失真级别的失真信息，该失真级别对应于N个信号电平之间的电压差的不相等。该PAM‑N接收设备向PAM‑N传输设备传输指示失真的级别的失真信息。该PAM‑N传输设备接收失真信息。PAM‑N传输设备基于失真信息来调整PAM‑N传输设备驱动器电路的一个或多个驱动强度参数。
脉冲幅度调制中的电压电平协同校准设备方法

[发明专利]具有可编程命令缓冲器的存储器模块-CN201880050132.1有效
发明人： A·沙洛尔;L·G·吉登斯 -专利权人： 拉姆伯斯公司
申请日： 2018-10-17 - 公布日： 2023-08-29 - 主分类号： G06F3/00 文献下载
摘要：一种存储器模块，包括：用于存储数据的多个存储器集成电路(IC)封装体；以及用于缓冲发往存储器IC封装体的一个或多个存储器命令的命令缓冲器IC。命令缓冲器IC包括第一接口电路和一个或多个第二接口电路。第一接口电路接收一个或多个存储器命令。一个或多个第二接口电路向与命令缓冲器IC分开的一个或多个设备输出预编程的命令序列，所述预编程的命令序列响应于所述一个或多个存储器命令与预编程的参考命令模式匹配而被输出。
具有可编程命令缓冲器存储器模块

[发明专利]结合AES和SM4加密和解密的高速电路-CN202180082231.X在审
发明人： P·范莱文 -专利权人： 拉姆伯斯公司
申请日： 2021-11-30 - 公布日： 2023-08-22 - 主分类号： G09C1/00 文献下载
摘要：所公开的实施例涉及密码加速器电路，其包括：从输入数据块生成第一数据块的第一仿射变换电路；SM4S‑box电路，其被配置为根据SM4密码并使用SM4S‑box表执行第一字节S‑box操作，该SM4S‑box操作被应用于第一变换数据块以获得替换数据块；以及第二仿射变换电路，其从替换数据块生成第二数据块，其中第一仿射变换电路和第二仿射变换电路被配置为执行替换数据块与相应矩阵的乘法以及相应平移向量的加法，并且其中第一仿射变换电路和第二仿射变换电路被配置为使得第二变换数据块等于由根据另一对称密码使用S‑box表的第二S‑box操作所处理的输入数据块。
结合 aes sm4 加密解密高速电路

[发明专利]支持时间敏感网络和MACsec保护的网络接口-CN202180062635.2在审
发明人： M·杰姆琴科 -专利权人： 拉姆伯斯公司
申请日： 2021-12-09 - 公布日： 2023-08-15 - 主分类号： H04J3/06 文献下载
摘要：在一般方面，一种能够处理符合时间敏感网络(TSN)标准和媒体访问控制层安全(MACsec)标准的网络业务的网络接口，在入口路径内包括：物理编码子层(PCS)，其被连接以从网络链路接收业务流；媒体访问控制(MAC)单元，其被配置为将该业务流分割为可抢占分组流和快速分组流；以及MACsec单元，其被连接在PCS和MAC单元之间，其被配置为对业务流中的被抢占的受MACsec保护的分组的个体片段进行操作，以产生具有针对MAC单元的去保护片段的业务流。
支持时间敏感网络 macsec 保护接口

[发明专利]混合存储器模块-CN201780041854.6有效
发明人： F·A·韦尔;J·E·林斯塔特;K·L·赖特 -专利权人： 拉姆伯斯公司
申请日： 2017-10-10 - 公布日： 2023-08-11 - 主分类号： G06F11/10 文献下载
摘要：存储器模块包括相对快速且持久的动态随机存取存储器(DRAM)的高速缓存，用于服务于更大量的相对慢和磨损敏感的非易失性存储器。本地控制器管理DRAM高速缓存和非易失性存储器之间的通信，以适应不同的存取粒度，减少必要数目的存储器事务，并最小化非易失性存储器组件外部的数据流。
混合存储器模块

[发明专利]具有高速缓存的存储器模块操作的存储器系统-CN202310262063.3在审
发明人： F·A·韦尔;K·L·赖特;J·E·林斯塔特;C·汉佩尔 -专利权人： 拉姆伯斯公司
申请日： 2016-09-09 - 公布日： 2023-08-08 - 主分类号： G06F3/06 文献下载
摘要：本申请的各实施例涉及具有高速缓存的存储器模块操作的存储器系统。公开了存储器控制器、设备、模块、系统和关联的方法。在一个实施例中，一种存储器模块包括用于耦合到总线的管脚接口。总线具有第一宽度。模块包括至少一个存储类存储器(SCM)部件和至少一个DRAM部件。存储器模块在利用所有第一宽度的第一模式中和在利用少于所有第一宽度的第二模式中操作。
具有高速缓存存储器模块操作系统

[发明专利]集成电路存储器设备中的信号偏斜校正-CN202180083700.X在审
发明人： S·S·B·巴姆达姆拉武里;P·维杰通加 -专利权人： 拉姆伯斯公司
申请日： 2021-12-08 - 公布日： 2023-08-08 - 主分类号： G11C29/10 文献下载
摘要：描述了用于集成电路存储器设备中的信号偏斜校正的技术。集成电路存储器设备包括用于接收命令/地址(CA)信号和时钟信号的第一接口、数据接口和模式寄存器。在CA总线环回模式期间，该第一接口接收CA信号的模式和该时钟信号，并且该数据接口输出该CA信号的模式。在CA总线环回模式期间，该模式寄存器可利用表示该时钟信号和该第一接口的采样点之间的定时偏移的值来进行编程。
集成电路存储器设备中的信号偏斜校正

[发明专利]具有输入/输出数据速率对齐的存储器部件-CN202310502232.6在审
发明人： F·A·韦尔;J·E·林斯塔特;T·帕尔奇 -专利权人： 拉姆伯斯公司
申请日： 2017-07-07 - 公布日： 2023-07-28 - 主分类号： G11C11/4076 文献下载
摘要：在由核心存储阵列的数据输出带宽所约束的第一时间间隔上从存储器部件的核心存储阵列中读取第一数据。在从核心存储阵列中读取之后，在比第一时间间隔更短、并且与比核心存储阵列的数据输出带宽更大的数据传输带宽相对应的第二时间间隔之上从存储器部件输出该第一数据。
具有输入输出数据速率对齐存储器部件

[发明专利]具有任意频率获取的低抖动时钟倍频器电路和方法-CN202180079536.5在审
发明人： H·亚索塔兰;N·雅吉尼;Z·李;C·汀;R·王 -专利权人： 拉姆伯斯公司
申请日： 2021-11-25 - 公布日： 2023-07-25 - 主分类号： H03K5/00 文献下载
摘要：描述了一种用于生成低抖动输出时钟的电路和方法，该低抖动输出时钟相对于高频时钟具有任意非整数分频比。高频时钟的整数分频比可以通过将高频时钟除以参考时钟并且将输出时钟锁相到高频时钟来实现。非整数分频比可以通过将高频时钟除以最接近的整数、向下取整并且然后将所得到的输出时钟延迟除法的模数来实现。然后可以旋转延迟以创建相对于高频时钟具有非整数分频比的时钟。通过这样做，可以使用不受频率的约束的高频时钟，该频率为每个期望的特定于分量的输出时钟信号的整数倍。
具有任意频率获取抖动时钟倍频器电路方法

[发明专利]用于聚合处理单元和动态分配存储器的方法和电路-CN202180063143.5在审
发明人： S·C·伍;T·沃吉尔桑 -专利权人： 拉姆伯斯公司
申请日： 2021-08-30 - 公布日： 2023-06-23 - 主分类号： G06F3/06 文献下载
摘要：一种用于人工神经网络的专用集成电路与高带宽存储器集成。具有平铺的神经网络处理单元的处理管芯被接合到存储器管芯的堆叠上，存储体被布置成与覆盖的处理单元建立相对短的连接。存储体为每个覆盖的处理单元形成垂直的存储体组。处理管芯上的开关矩阵允许每个处理单元经由短的、快速的管芯间存储器通道与其垂直的存储体组通信，或者与相邻处理单元下的更远的存储体组通信。
用于聚合处理单元动态分配存储器方法电路

[发明专利]具有依赖符号转换的DFE抽头值的PAM-4DFE架构-CN202110458051.9有效
发明人： M·霍塞因;N·阮;Y·J·董;A·扎加兰-亚兹德;W·贝耶内 -专利权人： 拉姆伯斯公司
申请日： 2016-10-12 - 公布日： 2023-05-30 - 主分类号： H04B1/12 文献下载
摘要：判决反馈均衡(DFE)被用于帮助降低来自经由带限(或非理想)信道接收的数据信号的符号间干扰(ISI)。第一PAM‑4DFE架构从采样器的输出到将第一DFE抽头反馈应用到输入信号具有低时延。这是通过不对采样器输出进行解码来生成针对第一DFE抽头的反馈信号来实现的。相反，将原始采样器输出的加权版本直接应用到输入信号，而无需进一步的模拟或数字处理。附加PAM‑4DFE架构除了使用(一个或多个)先前符号之外还使用当前符号来确定DFE反馈信号。另一种架构使用非均匀预加重来发射PAM‑4信令。非均匀预加重允许推测DFE接收器用较少的比较器/采样器来解析被发射的PAM‑4信号。
具有依赖符号转换 dfe 抽头 pam 架构

[发明专利]具有内部读取-修改-写入操作的存储部件-CN201910411592.9有效
发明人： F·韦尔;T·沃吉尔桑 -专利权人： 拉姆伯斯公司
申请日： 2014-09-23 - 公布日： 2023-05-12 - 主分类号： G11C7/22 文献下载
摘要：一种存储部件包括：存储体；以及命令接口，用于接收读取‑修改‑写入命令，具有表示存储体中的位置的相关联的读取地址并且在从接收读取‑修改‑写入命令的时间开始发生可调的延迟周期之后从由读取地址表示的存储体中的位置访问读取数据或者重叠多个读取‑修改‑写入命令。存储部件还包括：数据接口，用于接收与读取‑修改‑写入命令相关联的写入数据；以及错误校正电路，用于将接收的写入数据与读取数据合并以形成合并数据并将合并数据写入由读取地址表示的存储体中的位置。
具有内部读取修改写入操作存储部件

[发明专利]具有加时间戳和数据保护的网络接口-CN201910799377.0有效
发明人： M·杰姆琴科 -专利权人： 拉姆伯斯公司
申请日： 2019-08-27 - 公布日： 2023-05-12 - 主分类号： H04L69/06 文献下载
摘要：本发明涉及一种网络传输接口，在出口数据路径内包括：在恒定比特率域中操作的物理编码子层(PCS)(14)，用于在网络链路上发送数据帧；时间戳单元(16)，其被配置为在帧的有效载荷中插入时间戳；位于恒定比特率域和可变比特率域之间的边界处的传输媒体访问控制(MAC)单元(12c)，其被配置为以可变比特率接收帧，封装帧，以及以恒定比特率提供封装的帧；位于时间戳单元下游的MAC层安全单元(26b)，其被配置为对有效载荷进行签名和可选地加密，以及采用安全标签和完整性校验值(ICV)扩展每个帧。时间戳单元(16)和MAC层安全单元(26b)二者都在恒定比特率域中操作。
有加时间数据保护网络接口

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